1. インテルFPGAの初期I/Oタイミングデータの生成

AN 775: インテルFPGAの初期I/OタイミングデータとI/Oエレメント遅延の生成

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ID 683103

日付 12/09/2021

バージョン 21.3

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更新対象:
インテル® Quartus® Prime デザインスイート 21.3
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このドキュメントでは、インテル® Quartus® Prime開発ソフトウェアGUIまたはTclコマンドを使用したインテルFPGAデバイスの初期I/OタイミングデータおよびI/Oエレメント遅延情報の生成について説明します。

初期I/Oタイミングデータは、早期ピン・プランニングとPCBデザインに役立ちます。関連する次のタイミング・パラメーターの初期タイミングデータを生成して、I/O規格とピン配置を検討する際のデザイン・タイミング・バジェットを調整できます。

タイミング・パラメーター説明

I/Oタイミング・パラメーター
タイミング・パラメーター	説明
Input setup time (t_SU) Input hold time (t_H)	t_SUおよびt_Hタイミング・パラメーター `t_SU = input pin to input register data delay + input register micro setup time - input pin to input register clock delay` `t_H = - input pin to input register data delay + input register micro hold time + input pin to input register clock delay`
Clock to output delay (t_CO)	t_COタイミング・パラメーター `t_CO = + clock pad to output register delay + output register clock-to-output delay + output register to output pin delay`

Input setup time (t_SU)

Input hold time (t_H)

t_SUおよびt_Hタイミング・パラメーター

t_SU = 
input pin to input register data delay 
+ input register micro setup time 
- input pin to input register clock delay

t_H = 
- input pin to input register data delay 
+ input register micro hold time 
+ input pin to input register clock delay

Clock to output delay (t_CO)

t_COタイミング・パラメーター

t_CO = 
+ clock pad to output register delay 
+ output register clock-to-output delay 
+ output register to output pin delay

初期I/Oタイミング情報の生成には、次の手順が含まれます。

図 1. I/Oタイミングデータの生成フロー