AN 775: インテルFPGAの初期I/OタイミングデータとI/Oエレメント遅延の生成

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ID 683103
日付 12/09/2021
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ドキュメント目次
ドキュメント目次 x
1. インテルFPGAの初期I/Oタイミングデータの生成 2. インテルFPGAのI/Oエレメント遅延情報の生成
1. インテルFPGAの初期I/Oタイミングデータの生成 x
1.1. ステップ1: ターゲットとなるインテルFPGAデバイス用フリップフロップの合成 1.2. ステップ2: I/O規格とピン位置の定義 1.3. ステップ3: デバイスの動作条件の指定 1.4. ステップ4: Datasheet ReportでのI/Oタイミングの表示 1.5. スクリプトによるI/Oタイミングデータの生成
2. インテルFPGAのI/Oエレメント遅延情報の生成 x
2.1. ステップ1: 簡単なフリップフロップ・デザインの作成 2.2. ステップ2: I/O遅延チェーンとクロック設定の定義 2.3. ステップ3: デバイスの動作条件の指定 2.4. ステップ4: Report Pathを使用したIOEタイミング遅延の表示 2.5. スクリプトによるIOE情報の生成 2.6. AN 775: インテルFPGAの初期I/OタイミングデータとI/Oエレメント遅延の生成の改訂履歴
2.4. ステップ4: Report Pathを使用したIOEタイミング遅延の表示 x
2.4.1. 例1: レポートでの入力エレメント遅延の表示 2.4.2. 例2: レポートでの出力エレメント遅延の表示
1. インテルFPGAの初期I/Oタイミングデータの生成
2. インテルFPGAのI/Oエレメント遅延情報の生成

2.4.1. 例1: レポートでの入力エレメント遅延の表示

次の例でのReport Pathは、0C Model動作条件でのSlowモードに登録するための入力ピンの最大遅延を示しています。

図 17. 入力エレメント遅延 (入力遅延チェーン設定 = 0)
レベル 2 の表題