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1. トランシーバーのレイアウト
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注: このアプリケーション・ノートは、 インテル® Stratix® 10 LタイルおよびHタイルの量産デバイスのみに適用されます。
インテル® Stratix® 10デバイスは、トランシーバー・タイル・アーキテクチャーをサポートします。1つのタイルを構成するのは、24個のトランシーバー・チャネルと関連するフェーズ・ロック・ループ (PLL)、リファレンス・クロック・バッファー、およびハードIPです。
各タイルにおける機能の範囲によってカスタマイズされたソリューションは、さまざまなトランシーバー・アプリケーションに適合します。次のセクションでは、Lタイルについてさらに詳しく説明します。 インテル® Stratix® 10デバイスの左側と右側には、1つ以上のタイルが含まれています。タイルは同種のものである必要はありません。
さらに詳しい情報は、 インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド の「トランシーバー・タイル・バリアントのトランシーバー機能の比較」の表を参照してください。
図 1. トランシーバー・タイルのレイアウト インテル® Stratix® 10 GX/SXデバイスの左側にHタイルがある例。