電力を考慮した Stratix 10 デバイスの設計

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ID 683058
日付 6/14/2016
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1.2. リソース使用率での電力見積もり

次の見積もりは、 Stratix® 10デバイスでの仮想デザインに基づいています ( 前世代のデバイスから参照 )。スタティック消費電力とダイナミック消費電力の両方の値は、インテルの PowerPlay® Early Power Estimator の使用により入手できます。
  • デバイス—F43 パッケージでの SG280
  • デバイスタイプ—X
  • ジャンクション温度
表 1.  コアロジック / FPGA ファブリックの電力見積もり
リソース・コンフィグレーション スタティック電力 1 ダイナミック電力
低使用率 ~ 50%

800K 半分-ALM

 高使用率 ~ 90%

1.7M 半分-ALM
低速コンフィグレーション :
  • 500 MHz ( 最大 CLK)
  • 312 MHz ( 平均 weighted CLK)
 なし 18 W 40 W
高速コンフィグレーション :
  • 750 MHz ( 最大 CLK)
  • 468 MHz ( 平均 weighted CLK)
 なし 27 W 56 W
表 2.  M20K—20Kb 内部メモリーブロックの電力見積もり
リソース・コンフィグレーション スタティック電力 ダイナミック電力
低使用率 ~ 40%

4600 メモリーブロック

 高使用率 ~ 70%

8500 メモリーブロック
低速コンフィグレーション :
  • シングルポート
  • 500 MHz、トグル率 40%
  • 70% R/W、70% 有効
  • 5 ビット幅、4096 ビット深
 2 W 3.7 W 7 W
高速コンフィグレーション :
  • トゥルー・デュアル・ポート
  • 800 Mhz、トグル率 40%
  • 70% R/W、70% 有効
  • 20 ビット幅、1024 ビット深
 2 W 16.5 W 30 W
表 3.  DSP ブロックの電力見積もり
リソース・コンフィグレーション スタティック電力 ダイナミック電力
低使用率 ~ 40%

2300 DSP ブロック

 高使用率 ~ 70%

4000 DSP ブロック
低速コンフィグレーション :
  • 500 MHz、トグル率 15%
  • 3 レジスターステージ
  • プリアダーなし
  • 係数あり
 2.5/4 W 5 W 8.6 W
高速コンフィグレーション :
  • 800 Mhz、トグル率 15%
  • 0 レジスターステージ
  • プリアダーあり
  • 係数なし
 2.5/4 W 40 W 66 W
表 4.  トランシーバーの電力見積もり
リソース・コンフィグレーション スタティック電力 ダイナミック電力
低使用率

16 チャネル

 高使用率

96 チャネル
低速コンフィグレーション :
  • 16 チャネル
  • 16 チャネル (PCIe Gen3)
  • 1588 での10G イーサネットの 40 チャネル
  • 24 チャネル @ 17.4 Gbps
2 W 5 W 40 W
高速コンフィグレーション :
  • 16 チャネル (PCIe Gen3)
  • 80 チャネル @ 17.4 Gbps
2 W 7 W 45 W
表 5.  クロックの電力見積もり
リソース・コンフィグレーション スタティック電力 ダイナミック電力
低使用率 ~ 50% 高使用率 ~ 90%
低速コンフィグレーション :
  • 254 Mhz 平均 weighted CLK
  • 75% グローバル + ローカルイネーブル ( いくつかの CLK ゲーティングあり )
 1 W 3 W 6 W
高速コンフィグレーション :
  • 364 Mhz 平均 weighted CLK
  • 100% グローバル + ローカルイネーブル (CLK ゲーティングなし )
 1 W 7 W 13.5 W

Stratix® 10デバイスは、前世代の FPGA デバイスよりも集積度と性能が大幅に向上し、高速です。これに対応して、電力効率の向上にもかかわらず消費電力が増加します。したがって、このアプリケーション・ノートの電力削減機能を活用し、 Stratix® 10 FPGA デザインでの消費電力の熱 Stratix® 10影響を計画する必要があります。 Stratix® 10デバイスの熱ソリューションについて詳しくは、インテルのサポートチームにお問い合わせください。

関連情報
1 ロジック使用率に依存しません。
レベル 2 の表題