インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

ID 683037
日付 2/05/2021
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ドキュメント目次

5.3.1. 18 x 18 Plus 36モードでの36ビット未満のオペランドの使用例

この例は、36ビットオペランドの代わりに、101010101010 (バイナリー) の符号付き12ビット入力データで18 × 18 Plus 36動作モードを使用するように、Native Fixed Point DSP Intel Agilex FPGA IPをコンフィグレーションする方法を示しています。

  1. Representation format for bottom multiplier x operandsignedに設定します。
  2. Representation format for bottom multiplier y operandunsignedに設定します。
  3. 'bx' input bus widthを18に設定します。
  4. 'by' input bus widthを18に設定します。
  5. 例えば、'111111111111111111'といった18ビットの符号付き表現データを bx 入力バスに提供します。
    この手順では、符号拡張を実行します。最初の12ビット入力は最上位18ビットを表す bx を持つ36ビットに拡張されます。
  6. 例えば、'111111101010101010'といった18ビットの符号付き表現データを by 入力バスに提供します。