インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

ID 683037
日付 2/05/2021
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ドキュメント目次

3.1.5. シストリックFIRモード

FIRフィルターの基本構造は、加算による一連の乗算で構成されています。

図 23. 基本的なFIRフィルターの式

タップの数や入力サイズにより、多数の加算器のチェーンを介する遅延が非常に大きくなる場合があります。遅延パフォーマンスの問題を解決するには、タップごとに配置された追加の遅延要素をシストリック形式と使用することにより、レイテンシーの増大を犠牲にしてパフォーマンスを向上させます。

図 24. シストリックFIRフィルターの等価回路

インテルAgilexの可変精度DSPブロックは、次のシストリックFIR構造をサポートします。

  • 18ビット
  • 27ビット

シストリックFIRモードでは、乗算器の入力はソースの4つの異なるセットから供給できます。

  • 2つのダイナミック入力
  • 1つのダイナミック入力と1つの係数入力
  • 1つの係数入力と1つの前置加算器出力
  • 1つのダイナミック入力と1つの前置加算器出力