インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

ID 683037
日付 2/05/2021
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ドキュメント目次

5.2. サポートされている動作モード

表 39.   Native Fixed Point DSP Intel Agilex FPGA IPコアによってサポートされている動作モード
動作モード 説明
9 × 9 Sum of 4 Mode

このモードは、チェーンアウト加算器またはアキュムレーターがイネーブルになっている場合、4つの9 (符号付き) ×9 (符号付き) または8 (符号なし) ×8 (符号なし) 乗算器の合計として動作し、20から64ビットが出力されます。

このモードは、次の等式を適用します。
  • resulta = (ax * ay)+(bx * by)+(cx * cy)+(dx * dy)
18 × 18 Full Mode このモードは、37ビット出力の2つの独立した18 (符号付き) x 19 (符号付き) または18 (符号なし) x 18 (符号なし) 乗算器として動作します。
このモードは、次の等式を適用します。
  • resulta = ax * ay
  • resultb = bx * by
18 × 18 Sum of Two Mode このモードは、2つの18 × 19乗算の合計として動作します。
このモードでは、次の等式が適用されます。
  • sub 信号がLowに駆動されている場合、resulta = [(bx * by) + (ax * ay)]
  • sub 信号がHighに駆動されている場合、resulta = [(bx * by) - (ax * ay)]

resulta 出力バスは、アキュムレーターまたはチェーンアウト加算器をイネーブルすると、最大64ビットをサポートできます。

18 × 18 Plus 36 Mode

このモードは、36ビット入力に合計される1つの18 × 19乗算として動作します。

このモードは、等式のresulta = (ax * ay) + (bx * by) を適用します。

このモードで入力バスが36ビット未満の場合は、符号付き拡張を提供して36ビット入力を埋める必要があります。

アキュムレーターをイネーブルすると、resulta 出力バスは最大64ビットまでサポートできます。

18 × 18 Systolic Mode

このモードは、18ビットのシストリックFIRとして動作します。

この動作モードを使用する場合は、入力シストリック・レジスターと出力レジスターをイネーブルします。

チェーンアウト加算器をイネーブルすると、チェーンアウトとチェーンインの幅は最大44ビットまでサポートできます。

アキュムレーターをイネーブルすると、resulta 出力バスは最大64ビットまでサポートできます。

27 × 27 Mode

このモードは、1つの独立した27 (符号付き/符号なし) ×27 (符号付き/符号なし) 乗算器として動作します。

このモードは、等式のresulta = ax * ayを適用します。

アキュムレーターまたはチェーンアウト加算器をイネーブルすると、resulta 出力バスは最大64ビットまでサポートできます。