インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

ID 683037
日付 2/05/2021
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ドキュメント目次

7.5. 信号

表 95.   ALTMULT_COMPLEX Intel® FPGA IP 入力信号
信号 必須 説明
aclr いいえ 複素数乗算器の非同期クリアです。aclr 信号がHighにアサートされると、関数は非同期クリアされます。
sclr いいえ 複素数乗算器の非同期クリアです。sclr 信号がHighにアサートされると、関数は非同期クリアされます。
clock はい ALTMULT_COMPLEX機能へのクロック入力です。
dataa_imag[] はい 複素数乗算器のデータ A 信号の虚数入力値です。入力信号のサイズはHow wide should the A input buses be?パラメーター値によって異なります。
dataa_real[] はい 複素数乗算器のデータ A 信号の実数入力値です。入力信号のサイズはHow wide should the A input buses be?パラメーター値によって異なります。
datab_imag[] はい 複素数乗算器のデータ B 信号の虚数入力値です。入力信号のサイズはHow wide should the B input buses be?パラメーター値によって異なります。
datab_real[] はい 複素数乗算器のデータ B 信号の実数入力値です。入力信号のサイズはHow wide should the B input buses be?パラメーター値によって異なります。
ena いいえ 複素数乗算器のクロック信号のアクティブHighクロックイネーブルです。
表 96.   ALTMULT_COMPLEX Intel® FPGA IP 出力信号
信号 必須 説明
result_imag はい 乗算器の虚数出力値です。出力信号のサイズは WIDTH_RESULT パラメーター値によって異なります。
result_real はい 乗算器の実数出力値です。出力信号のサイズは WIDTH_RESULT パラメーター値によって異なります。