インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

ID 683037
日付 2/05/2021
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ドキュメント目次

2.1.10. 固定小数点演算用の出力レジスターバンク

クロック信号の立ち上がりエッジは、74ビットのバイパス可能な出力レジスターバンクをトリガーします。出力レジスターバンクはパワーアップ後にリセットされず、不要なデータを保持する可能性があります。動作を開始する前に、CLR 信号をアサートしてレジスターをクリアします。

次の可変精度DSPブロック信号は、可変精度DSPブロックごとに出力レジスターを制御します。

  • CLK
  • ENA[2..0]
  • CLR[1]