インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

ID 683037
日付 2/05/2021
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ドキュメント目次

3.1.5.1. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング

次の図は、レジスターのリタイミングと加算器の再構築を行うことによる、インテルAgilexの可変精度DSPブロック (d) を使用した、シストリックFIRフィルター (a) の実装を示しています。レジスターBは、(b) に示されているとおり、チェーンイン、ay入力パスおよびax入力パスでシストリック・レジスターにリタイミングできます。レジスターのリタイミングの最終結果は (c) に示されています。加算器の位置はその後、乗算器の出力の両方を合計するために再構築されます。(d) に示されているとおり、加算結果はチェーンアウト加算器に送られ、前のDSPブロックからのチェーンイン値と合計されます。

図 25. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング