インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

ID 683037
日付 2/05/2021
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ドキュメント目次

6. Multiply Adder Intel® FPGA IPコア・リファレンス

Multiply Adder Intel® FPGA IPコアを使用すると、乗算加算器を実装できます。

次の図は、Multiply Adder Intel® FPGA IPコアのポートを示しています。

図 57. Multiply Adder Intel® FPGA IPポート

乗算加算器は入力のペアを受け取り、値を合わせて乗算します。そして、他のすべてのペアの積に加算するか、または積から減算します。

DSPブロックは、18 × 19ビットの入力乗算器を使用して最大18ビットの幅のデータを処理し、27 × 27ビットの入力乗算器を使用して幅が18から27ビットのデータを処理します。幅が27ビットを超えるデータであれば、DSPブロックは部分積アルゴリズムを使用してデータを処理し、27 × 27ビットの入力乗算器を使用して幅が18から27ビットのデータを処理します。

以下の信号に向けたレジスターと追加のパイプライン・レジスターもDSPブロック内に配置されています。

  • Data input
  • Signed or unsigned select
  • Add or subtract select
  • Products of multipliers

出力結果の場合、最初のレジスターはDSPブロック内に配置されますが、余分な遅延レジスターはブロックの外側のロジックエレメントに配置されます。乗算器へのデータ入力、コントロール信号の入力、および加算器への出力を含むDSPブロックのペリフェラルは、デバイスの残りの部分と通信するために通常のルーティングを使用します。この機能のすべての接続は、DSPブロック内の専用ルーティングを使用します。この専用ルーティングには、乗算器に登録された入力データをある乗算器から隣接する乗算器に移行するオプションを選択する場合に使用する、シフト・レジスター・チェーンが含まれます。