インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

ID 683037
日付 2/05/2021
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ドキュメント目次

5.5.7. クリア信号

表 52.  Clear Signalタブ
パラメーター IP生成パラメーター デフォルト値 説明
Type of clear signal clear_type

none

aclr

sclr

none

固定小数点DSPブロック内のすべてのレジスターのクリア信号動作を指定します。

  • none: クリア信号を使用しない場合に選択します。
  • aclr: すべてのレジスターに非同期クリア信号タイプを使用する場合に選択します。
  • sclr: すべてのレジスターに同期クリア信号タイプを使用する場合に選択します。
Enable clr0 for all input registers enable_clr0

No

Yes

No すべての入力レジスターの clr[0] 信号をイネーブルするには、Yesを選択します。
Enable clr1 for output and pipeline registers enable_clr1

No

Yes

No 出力およびパイプライン・レジスターの clr[1] 信号をイネーブルするには、Yesを選択します。