インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

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ID 683037
日付 2/05/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ 可変精度DSPブロックの概要 2. インテルAgilex可変精度DSPブロックのアーキテクチャー 3. インテルAgilex可変精度DSPブロックの動作モード 4. インテルAgilex可変精度DSPブロックのデザインの考慮事項 5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス 6. Multiply Adder Intel® FPGA IPコア・リファレンス 7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス 8. LPM_MULT Intel® FPGA IPコア・リファレンス 9. LPM_DIVIDE (Divider) Intel FPGA IPコア 10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス 11. インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド・アーカイブ 12. インテルAgilex可変精度DSPブロック・ユーザーガイドの改訂履歴
1. インテル® Agilex™ 可変精度DSPブロックの概要 x
1.1. 機能 1.2. インテルAgilexデバイスでサポートされている動作モード
1.2. インテルAgilexデバイスでサポートされている動作モード x
1.2.1. 固定小数点演算 1.2.2. 浮動小数点演算
2. インテルAgilex可変精度DSPブロックのアーキテクチャー x
2.1. 固定小数点演算 2.2. 浮動小数点演算
2.1. 固定小数点演算 x
2.1.1. 固定小数点演算用の入力レジスターバンク 2.1.2. 固定小数点演算用のパイプライン・レジスター 2.1.3. 固定小数点演算用の前置加算器 2.1.4. 固定小数点演算用の内部係数 2.1.5. 固定小数点演算用の乗算器 2.1.6. 固定小数点演算用の加算器または減算器 2.1.7. 固定小数点演算用のアキュムレーター、チェーンアウト加算器、およびプリロード定数 2.1.8. 固定小数点演算用のシストリック・レジスター 2.1.9. 固定小数点演算用のダブル累算レジスター 2.1.10. 固定小数点演算用の出力レジスターバンク
2.1.7. 固定小数点演算用のアキュムレーター、チェーンアウト加算器、およびプリロード定数 x
2.1.7.1. ダイナミック・チェーンアウト
2.2. 浮動小数点演算 x
2.2.1. 浮動小数点演算用の入力レジスターバンク 2.2.2. 浮動小数点演算用のパイプライン・レジスター 2.2.3. 浮動小数点演算用の乗算器 2.2.4. 浮動小数点演算用の加算器または減算器 2.2.5. 浮動小数点演算用の出力レジスターバンク 2.2.6. 浮動小数点演算に対する例外処理
3. インテルAgilex可変精度DSPブロックの動作モード x
3.1. 固定小数点演算の動作モード 3.2. 浮動小数点演算の動作モード
3.1. 固定小数点演算の動作モード x
3.1.1. 独立乗算器モード 3.1.2. 8 × 8 (符号なし) または9 × 9 (符号付き) Sum of 4モード 3.1.3. Multiplier Adder Sumモード 3.1.4. 独立複素数乗算器 3.1.5. シストリックFIRモード
3.1.1. 独立乗算器モード x
3.1.1.1. 18 × 18または18 × 19独立乗算器 3.1.1.2. 27 × 27独立乗算器
3.1.4. 独立複素数乗算器 x
3.1.4.1. 36ビット入力に加算する18 × 19乗算モード
3.1.5. シストリックFIRモード x
3.1.5.1. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング 3.1.5.2. 18ビットのシストリックFIRモード 3.1.5.3. 27ビットのシストリックFIRモード
3.2. 浮動小数点演算の動作モード x
3.2.1. FP32単精度浮動小数点演算機能 3.2.2. FP16半精度浮動小数点演算機能 3.2.3. 複数の浮動小数点可変DSPブロック機能
3.2.1. FP32単精度浮動小数点演算機能 x
3.2.1.1. FP32乗算モード 3.2.1.2. 加算または減算モード 3.2.1.3. 積和演算モード 3.2.1.4. FP32ベクトル1モード 3.2.1.5. FP32ベクトル2モード
3.2.2. FP16半精度浮動小数点演算機能 x
3.2.2.1. FP16でサポートされている精度形式 3.2.2.2. 2つのFP16乗算の合計モード 3.2.2.3. FP32加算での2つのFP16乗算の合計モード 3.2.2.4. 累積での2つのFP16乗算の合計モード 3.2.2.5. FP16ベクトル1モード 3.2.2.6. FP16ベクトル2モード 3.2.2.7. FP16ベクトル3モード
3.2.3. 複数の浮動小数点可変DSPブロック機能 x
3.2.3.1. 積和または積差モード 3.2.3.2. ダイレクト・ベクトル・ドット積 3.2.3.3. 複素数乗算
4. インテルAgilex可変精度DSPブロックのデザインの考慮事項 x
4.1. 固定小数点演算 4.2. 浮動小数点演算
4.1. 固定小数点演算 x
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.1.2. 固定小数点演算用の内部係数と前置加算器 4.1.3. 固定小数点演算用のアキュムレーター 4.1.4. 固定小数点演算用の入力カスケード 4.1.5. チェーンアウト加算器
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.1.1.1. 入力レジスターの制限 4.1.1.2. パイプライン・レジスターの制限 4.1.1.3. 動作モードごとにサポートされているレジスター・コンフィグレーション
4.1.4. 固定小数点演算用の入力カスケード x
4.1.4.1. ダイナミック・スキャンイン
4.2. 浮動小数点演算 x
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.2.2. チェーンアウト加算器
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.2.1.1. サポートされているFP32動作モードのレジスター・コンフィグレーション 4.2.1.2. サポートされているFP16動作モードのレジスター・コンフィグレーション
5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス x
5.1. Native Fixed Point DSP Intel Agilex FPGA IPリリース情報 5.2. サポートされている動作モード 5.3. 固定小数点演算の最大入力データ幅 5.4. 固定小数点演算の最大出力データ幅 5.5. Native Fixed Point DSP IPのパラメーター化 5.6. Native Fixed Point DSP Intel Agilex FPGA IP信号
5.3. 固定小数点演算の最大入力データ幅 x
5.3.1. 18 x 18 Plus 36モードでの36ビット未満のオペランドの使用例
5.5. Native Fixed Point DSP IPのパラメーター化 x
5.5.1. 動作モードタブ 5.5.2. 入力カスケードタブ 5.5.3. Pre-adderタブ 5.5.4. 内部係数タブ 5.5.5. アキュムレーター/出力チェーン 5.5.6. パイプライン 5.5.7. クリア信号
5.6. Native Fixed Point DSP Intel Agilex FPGA IP信号 x
5.6.1. 9 × 9 Sum of 4 Modeの信号 5.6.2. 18 × 18 Full Modeの信号 5.6.3. 18 × 18 Sum of Two Modeの信号 5.6.4. 18 × 18 Plus 36 Modeの信号 5.6.5. 18 × 18 Systolic Modeの信号 5.6.6. 27 × 27 Modeの信号
6. Multiply Adder Intel® FPGA IPコア・リファレンス x
6.1. Multiply Adder Intel® FPGA IPリリース情報 6.2. 機能 6.3. パラメーター 6.4. 信号
6.2. 機能 x
6.2.1. 前置加算器 6.2.2. シストリック遅延レジスターのイネーブル 6.2.3. プリロード定数 6.2.4. ダブル・アキュムレーター
6.2.1. 前置加算器 x
6.2.1.1. Pre-adder Simpleモード 6.2.1.2. Pre-adder Coefficientモード 6.2.1.3. Pre-adder Inputモード 6.2.1.4. Pre-adder Squareモード 6.2.1.5. Pre-adder Constantモード
6.3. パラメーター x
6.3.1. Generalタブ 6.3.2. Extra Modes 6.3.3. Multipliersタブ 6.3.4. Preadderタブ 6.3.5. Accumulatorタブ 6.3.6. Systolic/Chainoutタブ 6.3.7. Pipeliningタブ
7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス x
7.1. ALTMULT_COMPLEX Intel® FPGA IPリリース情報 7.2. 機能 7.3. 複素数乗算 7.4. パラメーター 7.5. 信号
8. LPM_MULT Intel® FPGA IPコア・リファレンス x
8.1. LPM_MULT Intel® FPGA IPリリース情報 8.2. 機能 8.3. パラメーター 8.4. 信号
8.3. パラメーター x
8.3.1. Generalタブ 8.3.2. General 2タブ 8.3.3. Pipeliningタブ
9. LPM_DIVIDE (Divider) Intel FPGA IPコア x
9.1. LPM_DIVIDE Intel® FPGA IPリリース情報 9.2. 機能 9.3. Verilog HDLプロトタイプ 9.4. VHDLコンポーネント宣言 9.5. VHDL LIBRARY_USE宣言 9.6. ポート 9.7. パラメーター
9.7. パラメーター x
9.7.1. Generalタブ 9.7.2. General1タブ
10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス x
10.1. Native Floating Point DSP Intel Agilex FPGA IPリリース情報 10.2. Native Floating Point DSP Intel Agilex FPGA IPコアによってサポートされている動作モード 10.3. Native Floating Point DSP Intel Agilex FPGA IPのパラメーター化 10.4. Native Floating Point DSP Intel Agilex FPGA IPコアの信号
10.3. Native Floating Point DSP Intel Agilex FPGA IPのパラメーター化 x
10.3.1. Generalタブ 10.3.2. Registersタブ
10.4. Native Floating Point DSP Intel Agilex FPGA IPコアの信号 x
10.4.1. FP32乗算モードの信号 10.4.2. FP32加算または減算モードの信号 10.4.3. 加算または減算でのFP32乗算モードの信号 10.4.4. 累積でのFP32乗算モードの信号 10.4.5. FP32ベクトル1およびベクトル2モードの信号 10.4.6. 2つのFP16乗算の合計モードの信号 10.4.7. FP32加算での2つのFP16乗算の合計モードの信号 10.4.8. 累積での2つのFP16乗算の合計モードの信号 10.4.9. FP16ベクトル1およびベクトル2モードの信号 10.4.10. FP16ベクトル3モードの信号
1. インテル® Agilex™ 可変精度DSPブロックの概要
2. インテルAgilex可変精度DSPブロックのアーキテクチャー
3. インテルAgilex可変精度DSPブロックの動作モード
4. インテルAgilex可変精度DSPブロックのデザインの考慮事項
5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス
6. Multiply Adder Intel® FPGA IPコア・リファレンス
7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス
8. LPM_MULT Intel® FPGA IPコア・リファレンス
9. LPM_DIVIDE (Divider) Intel FPGA IPコア
10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス
11. インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド・アーカイブ
12. インテルAgilex可変精度DSPブロック・ユーザーガイドの改訂履歴

5.6.5. 18 × 18 Systolic Modeの信号

図 55. 18 × 18 Systolic Modeの信号
表 71.  データ入力および出力信号
信号名 入力/出力 幅 説明
ax[17:0] 入力 18 最上位の乗算器への入力データバスです。

内部係数機能がイネーブルになっている場合、この信号は使用できません。
ay[18:0] 入力 19 最上位の乗算器への入力データバスです。

前置加算器がイネーブルになっている場合、これらの信号は最上位の前置加算器への入力として供給されます。
az[17:0] 入力 18

これらの信号は最上位の前置加算器に入力されます。

これらの信号は、前置加算器がイネーブルになっている場合にのみ使用可能です。
bx[17:0] 入力 18 最下位の乗算器への入力データバスです。
by[18:0] 入力 19 最下位の乗算器への入力データバスです。

前置加算器がイネーブルになっている場合、これらの信号は最下位の前置加算器への入力信号として供給されます。
bz[17:0] 入力 18

これらの信号は最下位の前置加算器への入力信号です。

これらの信号は、前置加算器がイネーブルになっている場合にのみ使用可能です。
resulta[43:0] 出力 44 最上位の乗算器からの出力データバスです。
表 72.  クロック、イネーブル、およびクリア信号
信号名 入力/出力 幅 説明
clk[0] 入力 1 すべてのレジスターへの入力クロックです。
ena[2:0] 入力 3 すべてのレジスターへのクロックイネーブル信号です。

この信号はアクティブHighです。
clr[1:0] 入力 2 この信号は、すべてのレジスターの非同期または同期のクリア入力信号となることができます。Type of clear signalパラメーターを使用して、クリア入力信号の種類を選択することができます。

これらの信号はアクティブHighです。

デフォルトでは、この信号はLowです。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

表 73.  ダイナミック・コントロール信号各動作モードでサポートされているダイナミック・コントロール機能の概要については、表 2 を参照してください。
信号名 入力/出力 幅 Description
disable_chainout 入力 1 ダイナミック・チェーンアウト機能をイネーブルするダイナミック入力信号です。この信号の値は、ランタイム時に変更できます。

この信号を使用するには、chainout 出力バスを次のDSPブロックに接続する必要があります。

  • 0: chainout 出力を次のDSPブロックに送信します。デフォルト値です。
  • 1: chainout 出力を次のDSPブロックに送信しないでください。chainout 出力はすべてゼロです。
disable_scanin 入力 1 ダイナミック・スキャンイン機能をイネーブルするダイナミック入力信号です。この信号の値は、ランタイム時に変更できます。

この信号は、Enable 'disable scaninパラメーターをYesに設定すると使用可能になります。

この信号を使用するには、Enable input cascade for 'ay' inputパラメーターをYesに設定する必要があります。

  • 0: 最上位の乗算器の入力を切り替えて、scanin 入力を使用します。
  • 1: 最上位の乗算器の入力を切り替えて、ay 入力を使用します。
accumulate 入力 1 アキュムレーター機能をイネーブルまたはディスエーブルする入力信号です。この信号の値は、ランタイム時に変更できます。
  • 0: 前の結果を累積せずに現在の結果を生成します。デフォルト値です。
  • 1: 現在の結果を前の結果に追加します。
loadconst 入力 1 負荷定数機能をイネーブルまたはディスエーブルする入力信号です。この信号の値は、ランタイム時に変更できます。
  • 0: 負荷定数機能をディスエーブルします。デフォルト値です。
  • 1: 結果にプリロード定数を追加して、偏った丸めを実行します。
sub 入力 1 加算器モジュールの動作を制御するためのダイナミック入力信号です。この信号の値は、ランタイム時に変更できます。
  • 0: 最上位の乗算器の出力と最下位の乗算器の出力を加算します。デフォルト値です。
  • 1: 最下位の乗算器の出力から最上位の乗算器の出力を減算します。
negate 入力 1 チェーンアウト加算器モジュールの動作を制御するためのダイナミック入力信号です。この信号の値は、ランタイム時に変更できます。
  • 0: チェーンイン・データ入力バスに最上位と最下位の乗算器の合計を加算し、ループバック・データを累積します。デフォルト値です。
  • 1: チェーンイン・データ入力バスから最上位と最下位の乗算器の合計を減算し、ループバック・データを累積します。
表 74.  内部係数ポート各動作モードでサポートされている機能の概要については、hql1548139431912.html#hql1548139431912__table_N1034F_N1001A_N10016_N10013_N10001 を参照してください。
信号名 入力/出力 幅 説明
coefsela[2:0] 入力 3 最上位の乗算器に対してユーザーが定義した8つの係数値に向けた入力選択信号です。係数値は内部メモリーに格納され、パラメーターcoef_a_0からcoef_a_7で指定されます。
  • coefsela[2:0] = 000は、coef_a_0を意味します。
  • coefsela[2:0] = 001は、coef_a_1を意味します。
  • coelsela[2:0] = 010は、coef_a_2を意味します。

これらの信号は、内部係数機能がイネーブルされている場合にのみ使用可能です。
coefselb[2:0] 入力 3 最下位の乗算器に対してユーザーが定義した8つの係数値に向けた入力選択信号です。係数値は内部メモリーに格納され、パラメーターcoef_b_0からcoef_b_7で指定されます。
  • coefselb[2:0] = 000は、coef_b_0を意味します。
  • coefselb[2:0] = 001は、coef_b_1を意味します。
  • coelselb[2:0] = 010は、coef_b_2を意味します。

これらの信号は、内部係数機能がイネーブルされている場合にのみ使用可能です。
表 75.  入力カスケード信号
信号名 入力/出力 幅 説明
scanin[18:0] 入力 19 入力カスケードモジュールの入力データバスです。

先行するDSPコアからの scanout 信号にこれらの信号をを接続します。

scanout[18:0] 出力 19 入力カスケードモジュールの出力データバスです。

次のDSPコアからの scanin 信号にこれらの信号をを接続します。

表 76.  出力カスケード信号
信号名 入力/出力 幅 説明
chainin[43:0] 入力 44 出力カスケードモジュールの入力データバスです。

先行するDSPコアからの chainout 信号にこれらの信号をを接続します。

chainout[43:0] 出力 44 出力カスケードモジュールの出力データバスです。

次のDSPコアからの chainin 信号にこれらの信号をを接続します。

レベル 2 の表題