インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

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ID 683028
日付 12/23/2020
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ドキュメント目次
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インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン
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インテル® Stratix® 10 コアピン インテル® Stratix® 10高帯域幅メモリー (HBM) ピン HタイルおよびLタイルピン インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Pタイルピン インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン インテル® Stratix® 10デバイスの電源共有ガイドライン インテル® Stratix® 10デバイスファミリー・ピン接続ガイドラインの改訂履歴
インテル® Stratix® 10 コアピン x
クロックおよびPLLピン 専用コンフィグレーション/JTAGピン オプション/兼用コンフィグレーション・ピン 3V互換I/Oピン 3.3V I/Oピン 差動I/Oピン 外部メモリー・インターフェイス・ピン 電圧センサーピン 温度センサーピン リファレンス・ピン 接続しないピンおよび使用禁止 (DNU) ピン 電源供給ピン セキュア・デバイス・マネージャー (SDM) ピン セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン インテル® Stratix® 10コアピンの注意事項
インテル® Stratix® 10高帯域幅メモリー (HBM) ピン x
UIBおよびeSRAMピン インテル® Stratix® 10 HBM電源供給ピン インテル® Stratix® 10 HBMピンの注意事項
HタイルおよびLタイルピン x
HタイルおよびLタイルピン
インテル® Stratix® 10 Eタイルピン x
インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Eタイルピンの注意事項
インテル® Stratix® 10 Pタイルピン x
インテル® Stratix® 10 Pタイル電源供給ピン インテル® Stratix® 10 Pタイル・トランシーバー・ピン
インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン x
HPS供給ピン HPSオシレーター・クロック入力ピン HPS JTAGピン HPS GPIOピン HPS SDMMCピン HPS NANDピン HPS USBピン HPS EMACピン HPS I2C_EMACおよびMDIOピン HPS I2Cピン HPS SPIピン HPS UARTピン HPS Traceピン インテル® Stratix® 10 HPSピンの注意事項
インテル® Stratix® 10デバイスの電源共有ガイドライン x
例1: インテル® Stratix® 10 GX 例2: インテル® Stratix® 10 GX 例3: インテル® Stratix® 10 GX (HF35パッケージのみ) 例4: インテル® Stratix® 10 GX (HF35パッケージのみ) 例5: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例6: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例7: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例8: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例9: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例10: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例11: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例12: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例13: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例14: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例15: インテル® Stratix® 10 MX (Eタイル) 例16: インテル® Stratix® 10 TX (–1V、–2V、および –3V部品) 例17: インテル® Stratix® 10 TX (–2Lおよび –3X部品) 例18: インテル® Stratix® 10 DX (–1V、–2V、および –3V部品) 例19: インテル® Stratix® 10 GX 10M 例20: インテル® Stratix® 10 GX 10M
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

オプション/兼用コンフィグレーション・ピン

注: インテルでは、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイスの集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
表 3.  オプション/兼用コンフィグレーション・ピン
ピン名 ( インテル® Stratix® 10デバイス) ピン名 ( インテル® Stratix® 10 GX 10Mデバイス) ピンの機能 ピンの説明 接続ガイドライン
AVST_DATA[31:0] — I/O、入力

兼用コンフィグレーション・データ入力ピンです。

DATA [15:0] ピンはAvalon Streamingインターフェイス (Avalon-ST) x16モードに使用し、DATA [31:0] ピンはAvalon-ST x32モードに使用します。または通常のI/Oピンとして使用します。

Avalon-ST x8モードではSDM_IOピンを使用します。

これらのピンは、コンフィグレーション後にユーザーI/O ピンとして使用できます。

 これらのピンは、兼用ピンとして使用せず、I/Oピンとしても使用しない場合は、未接続のままにしておきます。
AVST_CLK — I/O、入力

兼用Avalon-STインターフェイス・クロック入力ピンです。

このピンは、Avalon-ST x16およびx32コンフィグレーション・スキームに使用されます。

このピンは、コンフィグレーション後にユーザーI/Oピンとしても使用できます。

 Avalon-ST x16またはx32インターフェイスを使用したコンフィグレーションの際は、このピンを外部コンフィグレーション・コントローラーのクロック信号に接続してください。
AVST_VALID — I/O、入力

兼用Avalon-STインターフェイス・データ有効入力ピンです。

このピンは、Avalon-ST x16およびx32コンフィグレーション・スキームに使用されます。

このピンは、コンフィグレーション後にユーザーI/Oピンとしても使用できます。

 Avalon-ST x16またはx32インターフェイスを使用したコンフィグレーションの際は、このピンを外部コンフィグレーション・コントローラーのデータ有効信号に接続してください。
nPERST[L,R][0:2] nPERST[L,R][0:2] I/O、入力

兼用基本リセットピンです。PCI Express® (PCIe®) ハードIP (HIP) と併用する場合にのみ使用可能です。

側面 (右または左) のPCIe HIPがイネーブルされている場合、その側面のnPERSTピンは、汎用I/O (GPIO) として使用することはできません。この場合、nPERSTピンをシステムPCIe nPERST信号に接続して、リンクの両端でリンク・トレーニングが同時に開始されるようにします。一方の側のnPERSTピンがGPIOとして使用できるのは、その側のPCIe HIPがイネーブルされていない場合のみです。

ピンがLowのとき、トランシーバーはリセットされています。このピンがHighのとき、トランシーバーはリセットされていません。このピンは、基本リセットとして使用しない場合は、ユーザーI/Oピンとして使用できます。

このピンは、 インテル® Quartus® Prime開発ソフトウェアで定義されている通りに接続してください。このピンの電源供給元はVCCIO3V電源です。

VCCIO3Vが3.0V電源に接続されている場合は、ダイオードを使用して3.3V LVTTL PCIe入力信号をデバイスのVCCIO3V電源にクランプしてください。

VCCIO3Vが3.0V以外の電圧に接続されている場合は、レベル変換器を使用して、電圧を3.3V LVTTLからシフトダウンして、VCCIO3Vピンへの給電に対応する電圧レベルにしてください。

1つのPCIe HIPには、nPERSTピンは1つだけ使用します。 インテル® Stratix® 10コンポーネントには、特定のコンポーネントにPCIe HIPが1つまたは2つしかない場合でも、6つのピンがすべて表示されることがあります。
  • nPERSTL0 = 左下のPCIe HIPおよびCvP
  • nPERSTL1 = 中央左のPCIe HIP (使用可能な場合)
  • nPERSTL2 = 左上のPCIe HIP (使用可能な場合)
  • nPERSTR0 = 右下のPCIe HIP (使用可能な場合)
  • nPERSTR1 = 中央右のPCIe HIP (使用可能な場合)
  • nPERSTR2 = 右上のPCIe HIP (使用可能な場合)

最大限の互換性を得るために、常に左下のPCIe HIPを最初に使用します。この位置は唯一、PCIeリンクを使用するプロトコル経由コンフィグレーション (CvP) をサポートします。
レベル 2 の表題