HタイルおよびLタイルピン
ピン名 ( インテル® Stratix® 10デバイス) | ピン名 ( インテル® Stratix® 10 GX 10Mデバイス) | ピンの機能 | ピンの説明 | 接続ガイドライン |
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VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N] | VCCR_GXBL1[C,D,E]_T[1,3] VCCR_GXBL1[K,L,M]_T[2,4] |
電源 | アナログ電源、レシーバーであり、デバイスの右側 (R) または左側 (L) の各トランシーバー・バンクに固有です。 |
VCCR_GXBピンは、1.03Vまたは1.12Vの低ノイズのスイッチング・レギュレーターに接続します。トランシーバーのデータレートに応じて行います。 トランシーバー・タイル (LタイルまたはHタイル) 内の各バンクのVCCR_GXBピンとVCCT_GXBピンには、同じ電圧 (1.03Vまたは1.12V) が必要です。ただし、同じトランシーバー・タイル内の異なるバンクのVCCR_GXBおよびVCCT_GXBでは、コンフィグレーション済みのトランシーバーのデータレートに基づいて異なる電圧を持つことができます。これにより、トランシーバー・タイルの消費電力をさらに削減します。トランシーバー・タイル内のバンクに異なる電圧が供給されている場合 (例えば、一部のバンクは1.03Vで動作し、他のバンクは1.12Vで動作する場合)、xNクロックラインの通過は、同一のVCCR_GXBまたはVCCT_GXBで動作する隣接バンク間でのみ許可されます。xNクロックラインが、異なる電圧で動作するバンクの境界をまたぐことは許可されていません。トランシーバー・タイルに入力される入力リファレンス・クロックについては、たとえバンクのVCCR_GXBとVCCT_GXBの動作電圧が異なっていても、そのクロックはタイル内の任意のバンクに分配することができます。 同じタイル上のすべてのトランシーバーが使用されていない場合は、そのタイルのトランシーバーの電源をオフにするために、VCCR_GXB、VCCT_GXB、およびVCCH_GXBをGNDに接続します。 22nFのデカップリング・コンデンサーの配置は、BGAピンフィールドの裏側の各VCCR_GXB電源ピンとGNDピンの間にします。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスかによって異なります。また、各タイルのチャネルのコンフィグレーション (非結合チャネルか結合チャネルか) によっても異なります。特定の使用例での電圧要件についての詳細は、 インテル® Stratix® 10デバイス・データシート を参照してください。 インテル® Stratix® 10コアピンの注意事項 の注2、3、4、7および10を参照してください。 |
VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N] | VCCT_GXBL1[C,D,E]_T[1,3] VCCT_GXBL1[K,LM]_T[2,4] |
電源 | アナログ電源、トランスミッターであり、デバイスの右側 (R) または左側 (L) の各トランシーバー・バンクに固有です。 | VCCT_GXBピンは、1.03Vまたは1.12Vの低ノイズのスイッチング・レギュレーターに接続します。トランシーバーのデータレートに応じて行います。 トランシーバー・タイル (LタイルまたはHタイル) 内の各バンクのVCCR_GXBピンとVCCT_GXBピンには、同じ電圧 (1.03Vまたは1.12V) が必要です。ただし、同じトランシーバー・タイル内の異なるバンクのVCCR_GXBおよびVCCT_GXBでは、コンフィグレーション済みのトランシーバーのデータレートに基づいて異なる電圧を持つことができます。これにより、トランシーバー・タイルの消費電力をさらに削減します。トランシーバー・タイル内のバンクに異なる電圧が供給されている場合 (例えば、一部のバンクは1.03Vで動作し、他のバンクは1.12Vで動作する場合)、xNクロックラインの通過は、同一のVCCR_GXBまたはVCCT_GXBで動作する隣接バンク間でのみ許可されます。xNクロックラインが、異なる電圧で動作するバンクの境界をまたぐことは許可されていません。トランシーバー・タイルに入力される入力リファレンス・クロックについては、たとえバンクのVCCR_GXBとVCCT_GXBの動作電圧が異なっていても、そのクロックはタイル内の任意のバンクに分配することができます。 同じタイル上のすべてのトランシーバーが使用されていない場合は、そのタイルのトランシーバーの電源をオフにするために、VCCR_GXB、VCCT_GXB、およびVCCH_GXBをGNDに接続します。 22nFのデカップリング・コンデンサーの配置は、BGAピンフィールドの裏側の各VCCT_GXB電源ピンとGNDピンの間に行います。 VCCR_GXBとVCCT_GXBの電圧供給は、LタイルデバイスかHタイルデバイスかによって異なります。また、各タイルのチャネルのコンフィグレーション (非結合チャネルか結合チャネルか) によっても異なります。特定の使用例での電圧要件についての詳細は、 インテル® Stratix® 10デバイス・データシート を参照してください。 インテル® Stratix® 10コアピンの注意事項 の注2、3、4、7および10を参照してください。 |
VCCH_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N] | VCCH_GXBL1_T[1,3] VCCH_GXBR1_T[2,4] |
電源 | デバイスの右側 (R) または左側 (L) に固有のアナログ電源、ブロックレベルのトランスミッター・バッファーです。 | VCCH_GXBは、1.8Vの低ノイズ・スイッチング・レギュレーターに接続します。 適切なアイソレーション・フィルタリングを使用すると、VCCH_GXBをVCCPTと同じレギュレーターから供給することができます。 チャネルのジッター性能に対するレギュレーターのスイッチング・ノイズの影響を最小限に抑えるには、VCCH_GXBレギュレーターのスイッチング周波数は2MHz未満に保ちます。OTNアプリケーションの場合、VCCH_GXBのスイッチング周波数は500KHz以下にすることをお勧めします。 22nFのデカップリング・コンデンサーの配置は、BGAピンフィールドの裏側の各VCCH_GXB電源ピンとGNDピンの間に行います。 VCCH_GXBの電源がオンになる前に、VCCH_GXB電源レールにリーク電圧が発生することがあります。これは、パワーアップおよびパワーダウンのシーケンス中のデバイス内部のリークが原因です。このリーク電圧の合計はVCCH_GXBより低く、予想される動作です。 パワーアップ・シーケンス中だけですが、VCCH_GXBスタティック動作電流よりも小さい過渡電流が観測されることがあります。フローティング電圧と過渡電流は予想される動作であり、パワーアップまたはパワーダウンのシーケンスに従っている限りは、機能障害やデバイスの信頼性の問題は発生しません。 同じタイル上のすべてのトランシーバーが使用されていない場合は、そのタイルのトランシーバーの電源をオフにするために、VCCR_GXB、VCCT_GXB、およびVCCH_GXBをGNDに接続します。 インテル® Stratix® 10コアピンの注意事項 の注2、3、4、7および10を参照してください。 |
GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]p GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]p |
T1_GXBL1[C,D,E,F]_RX_CH[0:5]P T1_GXBL1[C,D,E,F]_REFCLK[0:5]p T2_GXBL1[C,D,E,F]_RX_CH[0:5]p T2_GXBL1[N,M,L,K]_REFCLK[0:5]p T3_GXBL1[C,D,E,F]_RX_CH[0:5]P T3_GXBL1[C,D,E,F]_REFCLK[0:5]p T4_GXBL1[C,D,E,F]_RX_CH[0:5]p T4_GXBL1[N,M,L,K]_REFCLK[0:5]p |
入力 | 正の高速差動レシーバーチャネルまたはREFCLK入力です。デバイスの右側 (R) または左側 (L) の各トランシーバー・バンクに固有です。 | これらのピンは、使用時にAC結合またはDC結合することができます。詳細については、 インテル® Stratix® 10デバイス・データシート を参照してください。 未使用のGXB_RXpピンはすべてGNDに直接接続します。 |
GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]n GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]n |
T1_GXBL1[C,D,E,F]_RX_CH[0:5]n T1_GXBL1[C,D,E,F]_REFCLK[0:5]n T2_GXBL1[N,M,L,K]_RX_CH[0:5]n T2_GXBL1[N,M,L,K]_REFCLK[0:5]n T3_GXBL1[C,D,E,F]_RX_CH[0:5]n T3_GXBL1[C,D,E,F]_REFCLK[0:5]n T4_GXBL1[N,M,L,K]_RX_CH[0:5]n T4_GXBL1[N,M,L,K]_REFCLK[0:5]n |
入力 | 負の高速差動レシーバーチャネルまたはREFCLK入力です。デバイスの右側 (R) または左側 (L) の各トランシーバー・バンクに固有です。 | これらのピンは、使用時にAC結合またはDC結合することができます。詳細については、 インテル® Stratix® 10デバイス・データシート を参照してください。 未使用のGXB_RXnピンはすべてGNDに直接接続します。 |
GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_TX_CH[0:5]p | T1_GXBL1[C,D,E,F]_TX_CH[0:5]p T2_GXBL1[N,M,L,K]_TX_CH[0:5]p T3_GXBL1[C,D,E,F]_TX_CH[0:5]p T4_GXBL1[N,M,L,K]_TX_CH[0:5]p |
出力 | 正の高速差動トランスミッター・チャネルです。デバイスの右側 (R) または左側 (L) の各トランシーバー・バンクに固有です。 | 未使用のGXB_TXpピンはすべてフローティングのままにします。 |
GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_TX_CH[0:5]n | T1_GXBL1[C,D,E,F]_TX_CH[0:5]n T2_GXBL1[N,M,L,K]_TX_CH[0:5]n T3_GXBL1[C,D,E,F]_TX_CH[0:5]n T4_GXBL1[N,M,L,K]_TX_CH[0:5]n |
出力 | 負の高速差動トランスミッター・チャネルです。デバイスの右側 (R) または左側 (L) の各トランシーバー・バンクに固有です。 | 未使用のGXB_TXnピンはすべてフローティングのままにします。 |
REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p | T1_REFCLK_GXBL1[C,D,E,F]_CH[B,T]p T2_REFCLK_GXBL1[N,M,L,K]_CH[B,T]p T3_REFCLK_GXBL1[C,D,E,F]_CH[B,T]p T4_REFCLK_GXBL1[N,M,L,K]_CH[B,T]p |
入力 | 高速差動リファレンス・クロックの正のレシーバーチャネルです。デバイスの右側 (R) または左側 (L) の各トランシーバー・バンクに固有です。 REFCLK_GXBは、トランシーバー・チャネルを使用しない場合でも、コアクロック生成用fPLLを備えた専用クロック入力ピンとして使用できます。 |
これらのピンは、HCSL I/O規格以外のI/O規格に接続する場合は、AC結合する必要があります。HCSL I/O規格の場合は、これらのピンはDC結合する必要があります。例えば、 PCIe* リファレンス・クロックをDC結合する必要があるのは、HCSL I/O規格を使用する場合です。 未使用のピンはすべてGNDに直接接続します。 適切なPLLキャリブレーションと正常なコンフィグレーションを行うためには、入力リファレンス・クロックは、デバイスのパワーアップ時に安定した状態かつフリーランニングである必要があります。 PCIe* の場合は、このクロック要件に従ってください。 インテル® Stratix® 10コアピンの注意事項 の注9を参照してください。 |
REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n | T1_REFCLK_GXBL1[C,D,E,F]_CH[B,T]n T2_REFCLK_GXBL1[N,M,L,K]_CH[B,T]n T3_REFCLK_GXBL1[C,D,E,F]_CH[B,T]n T4_REFCLK_GXBL1[N,M,L,K]_CH[B,T]n |
入力 | 高速差動リファレンス・クロック・コンポーネント、相補レシーバーチャネルです。デバイスの右側 (R) または左側 (L) の各トランシーバー・バンクに固有です。 REFCLK_GXBは、トランシーバー・チャネルを使用しない場合でも、コアクロック生成用fPLLを備えた専用クロック入力ピンとして使用できます。 |
これらのピンは、HCSL I/O規格以外のI/O規格に接続する場合は、AC結合する必要があります。HCSL I/O規格の場合は、これらのピンはDC結合する必要があります。例えば、 PCIe* リファレンス・クロックをDC結合する必要があるのは、HCSL I/O規格を使用する場合です。 未使用のピンはすべてGNDに直接接続します。 適切なPLLキャリブレーションと正常なコンフィグレーションを行うためには、入力リファレンス・クロックは、デバイスの電源投入時に安定した状態かつフリーランニングである必要があります。 PCIe* の場合は、このクロック要件に従ってください。 インテル® Stratix® 10コアピンの注意事項 の注9を参照してください。 |
RREF_[T,M,B][L,R] | T1_RREF_BL T2_RREF_BR T3_RREF_BL T4_RREF_BR |
入力 | fPLL、IOPLL、およびトランシーバー用のレファレンス抵抗です。デバイスの上部 (T)、中央 (M)、下部 (B) 、右側 (R) 、または左側 (L) に固有です。 | デバイスの側面 (右または左) のREFCLKピンまたはトランシーバー・チャネルを使用している場合は、デバイスのその側の各RREFピンをそれぞれ個別の2kΩ +/-1% 抵抗を介してGNDに接続してください。 それ以外の場合は、デバイスのその側の各RREFピンを直接GNDに接続します。PCBレイアウトでは、このピンから抵抗までのトレースは、アグレッサー信号を回避するように配線する必要があります。 |
RREF_SIPAUX0 | — | 入力 | UIB PLLのリファレンス抵抗ピンです。 | RREF_SIPAUX0 ピンは、GNDに対する2kΩ ±1% 抵抗に接続してください。 PCBレイアウトでは、このピンから抵抗までのトレースは、アグレッサー信号を回避するように配線する必要があります。 |
Hタイル/ Lタイル | バンク | |||
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1C、1D、1E、1F | 1K、1L、1M、1N | 4C、4D、4E、4F | 4K、4L、4M、4N | |
3VIOピン | IO3V[0..7]_10 | IO3V[0..7]_12 | IO3V[0..7]_20 | IO3V[0..7]_22 |