インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

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ID 683028
日付 12/23/2020
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ドキュメント目次
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インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン x
インテル® Stratix® 10 コアピン インテル® Stratix® 10高帯域幅メモリー (HBM) ピン HタイルおよびLタイルピン インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Pタイルピン インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン インテル® Stratix® 10デバイスの電源共有ガイドライン インテル® Stratix® 10デバイスファミリー・ピン接続ガイドラインの改訂履歴
インテル® Stratix® 10 コアピン x
クロックおよびPLLピン 専用コンフィグレーション/JTAGピン オプション/兼用コンフィグレーション・ピン 3V互換I/Oピン 3.3V I/Oピン 差動I/Oピン 外部メモリー・インターフェイス・ピン 電圧センサーピン 温度センサーピン リファレンス・ピン 接続しないピンおよび使用禁止 (DNU) ピン 電源供給ピン セキュア・デバイス・マネージャー (SDM) ピン セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン インテル® Stratix® 10コアピンの注意事項
インテル® Stratix® 10高帯域幅メモリー (HBM) ピン x
UIBおよびeSRAMピン インテル® Stratix® 10 HBM電源供給ピン インテル® Stratix® 10 HBMピンの注意事項
HタイルおよびLタイルピン x
HタイルおよびLタイルピン
インテル® Stratix® 10 Eタイルピン x
インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Eタイルピンの注意事項
インテル® Stratix® 10 Pタイルピン x
インテル® Stratix® 10 Pタイル電源供給ピン インテル® Stratix® 10 Pタイル・トランシーバー・ピン
インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン x
HPS供給ピン HPSオシレーター・クロック入力ピン HPS JTAGピン HPS GPIOピン HPS SDMMCピン HPS NANDピン HPS USBピン HPS EMACピン HPS I2C_EMACおよびMDIOピン HPS I2Cピン HPS SPIピン HPS UARTピン HPS Traceピン インテル® Stratix® 10 HPSピンの注意事項
インテル® Stratix® 10デバイスの電源共有ガイドライン x
例1: インテル® Stratix® 10 GX 例2: インテル® Stratix® 10 GX 例3: インテル® Stratix® 10 GX (HF35パッケージのみ) 例4: インテル® Stratix® 10 GX (HF35パッケージのみ) 例5: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例6: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例7: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例8: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例9: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例10: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例11: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例12: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例13: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例14: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例15: インテル® Stratix® 10 MX (Eタイル) 例16: インテル® Stratix® 10 TX (–1V、–2V、および –3V部品) 例17: インテル® Stratix® 10 TX (–2Lおよび –3X部品) 例18: インテル® Stratix® 10 DX (–1V、–2V、および –3V部品) 例19: インテル® Stratix® 10 GX 10M 例20: インテル® Stratix® 10 GX 10M
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

インテル® Stratix® 10 Eタイルピン

注: インテルでは、 インテル® Quartus® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。 インテル® Quartus® Prime開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの集積度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、本文書またはデバイス・ハンドブックに完全には記載されていない要因に基づきます。
表 19.   インテル® Stratix® 10 Eタイルピン
ピン名 ピンの機能 ピン名 接続ガイドライン
VCCH_GXE(L2, L3, R1, R2, R3) 電源 アナログ電源、ブロックレベルのトランスミッター・バッファー (Eタイル用) であり、デバイスの右側 (R) または左側 (L) に固有です。

VCCH_GXEを1.1Vの低ノイズ・スイッチング・レギュレーターに接続します。

VCCH_GXEは、Eタイル・トランシーバーを使用しない場合でも電源を入れてください。
VCCRT_GXE(L2, L3, R1, R2, R3) 電源 アナログ電源で高速回路 (Eタイル用) に使用し、デバイスの右側 (R) または左側 (L) に固有です。

VCCRT_GXEのVCCERAMへの接続をLCフィルターを介して行います。LCフィルターデザインの詳細については、 インテル® Stratix® 10パワー・マネジメント・ユーザーガイドを参照してください。

VCCRT_GXEは、Eタイル・トランシーバーを使用しない場合でも電源を入れてください。
VCCRTPLL_GXE(L2, L3, R1, R2, R3) 電源 アナログ電源で高速回路 (Eタイル用) に使用し、デバイスの右側 (R) または左側 (L) に固有です。

VCCRTPLL_GXEは、VCCRT_GXEから供給し、適切なアイソレーション・フィルタリングを使用してください。

フィルタリングは、この電圧レールがノイズマスク要件を満たす場合はオプションになります。ノイズマスク要件の詳細については、 インテル® Stratix® 10パワー・マネジメント・ユーザーガイド を参照してください。

VCCRTPLL_GXEは、Eタイル・トランシーバーを使用しない場合でも電源を入れてください。
VCCCLK_GXE(L2, L3, R1, R2, R3) 電源 I/O電源であり、Eタイルのリファレンス・クロック・バッファーに固有です。

VCCCLK_GXEを2.5Vの低ノイズ・スイッチング・レギュレーターに接続します。

VCCCLK_GXEは、Eタイル・トランシーバーを使用しない場合でも電源を入れてください。

GXE(L8, R9)(A, B, C)_RX_CH[0:23][p,n]

入力 レシーバー回路への高速差動シリアル入力です。デバイスの右側 (R) または左側 (L) のEタイル・トランシーバー・ブロックに固有です。

PAM4の場合、オフチップのACカップリング・コンデンサーが不要になる条件は、RX入力コモンモード電圧が (GND + 300mV) と (VCCH_GXE-300mV) の間にあることと、RX入力振幅差動電圧が1200mVp-p未満であることです。PAM4の場合、SerDesのRX入力における絶対最大正電圧はVCCH_GXEです。これによりリニアリティーを維持します。

NRZの場合、オフチップのACカップリング・コンデンサーが不要になる条件は、RX入力コモンモード電圧がGNDとVCCH_GXEの間にあることと、RX入力振幅差動電圧が1200mVp-p未満であることです。NRZの場合、SERDesへのRX入力における絶対最大正電圧は (VCCH_GXE+ 300mV) です。これによりESDダイオードの順方向バイアスを防止します。

詳細については、 インテル® Stratix® 10デバイス・データシート の電気的特性のセクションを参照してください。

RX入力コモンモード電圧が必要な範囲外 (PAM4またはNRZ) の場合は、外部ACカップリング・コンデンサーを使用する必要があります。外部ACカップリング・コンデンサーを使用する場合、RX終端はVCCH_GXE電源に接続します。外部ACカップリング・コンデンサーは、標準値の100nFを使用できます。コンデンサー・パッケージ (SMD) は、トレース幅に近いものを選択して、インライン寄生を低減します。また、材料はX7R品質以上のものを選択します。高速SerDesの場合、実装用のランチャーパッドのデザインは、慎重に行ってください。

外部AC結合の詳細については、 インテル® Stratix® 10 Eタイル・トランシーバーPHYユーザーガイド を参照してください。

未使用のピンはフローティングのままにします。
GXE(L8, R9)(A, B, C)_TX_CH[0:23][p,n] 出力 トランスミッター回路からの高速差動シリアル出力です。デバイスの右側 (R) または左側 (L) のEタイル・トランシーバーに固有です。 未使用のGXE_TX[p,n] ピンはすべてフローティングのままにします。
REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8][p,n] 入力

高速差動リファレンス・クロックは、デバイスの右側 (R) または左側 (L) のEタイル・トランシーバーに接続します。

REFCLK_GXEは、RXとTXの両方に個別に供給できます。

REFCLK_GXEは、コアクロック生成専用のクロック入力ピンとして使用できます。これには、トランシーバー・チャネル (ネイティブPHY IPコア) のコンフィグレーションをPLLモードで行います。

サポートされるI/O規格:

  • LVPECL

オフチップACカップリング・コンデンサーは不要です。デフォルトの内部REFCLK入力は、50Ω終端の2.5V LVPECLです。

オプションの外部終端は2.5V LVPECLまたは3.3V LVPECLです。外部終端の詳細については、 Eタイル・トランシーバーPHYユーザーガイド を参照してください。

未使用の各REFCLKピンを1kΩの抵抗を介してGNDに接続します。

REFCLKのダイナミック・リコンフィグレーションを計画している場合は、REFCLK[1] は、常にオンボードで結合させ、クロックソースに接続してください。使用方法の詳細については、Eタイル・トランシーバーPHYユーザーガイド のセクション7.12を参照してください。

未使用のトランシーバー・チャネルを保持するには、ユースケースに基づいてボード上に追加のREFCLK_GXEを結合する必要な場合があります。詳細については、E-Tile Transceiver PHY User Guide のセクション3.1.10 Unused Transceiver Channels を参照してください。

入力リファレンス・クロックは、適切なPLLキャリブレーションと正常なコンフィグレーションを行うためには、デバイスのパワーアップ時に安定した状態かつフリーランニングである必要があります。
IO_AUX_RREF(11, 12, 20, 21, 22) 入力 AIB補助チャネルのリファレンス抵抗。 GNDへの2kΩ抵抗 (±1％) に接続します。
関連情報
レベル 2 の表題