インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

ID 683028
日付 12/23/2020
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ドキュメント目次

差動I/Oピン

注: インテルでは、 インテル® Quartus® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。 インテル® Quartus® Prime開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの集積度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、本文書またはデバイス・ハンドブックに完全には記載されていない要因に基づきます。
表 6.  差動I/Oピン
注: I/Oピンは、パワーアップ時にウィークプルアップでトライステートになります。
ピン名 ( インテル® Stratix® 10デバイス) ピン名 ( インテル® Stratix® 10 GX 10Mデバイス) ピンの機能 ピンの説明 接続ガイドライン

LVDS[2][A,B,C,D,E, F,G,H,I,J,K,L,M,N]_[1:24][p,n]

LVDS[3][A,B,C,D,E,F,G,H,I,J,K,L,M,N]_[1:24][p,n]

LVDS[2][A,B,C,F,G,H,I,J,K,L,M,N]U[1,2]_[1:24][p,n] LVDS[3][A,B,C,D,E,F,G,H,I,J,K,L]U[1,2]_[1:24][p,n] I/O、RX/TXチャネル これらは、カラムI/Oバンク上の真のLVDSレシーバーおよびトランスミッター・チャネルです。各I/Oペアは、LVDSレシーバーまたはLVDSトランスミッターとしてコンフィグレーションできます。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用されていない場合はユーザーI/Oピンとして使用可能です。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。

DIFF_3[A,D]_[1:24][p,n]

I/O

これらのI/Oバンクは、GX 400 (1SG040)、SX 400 (1ST040)、およびTX 400 (1SX040) デバイスのHF35パッケージでのみ使用できます。これらのピンは、1.2V、1.25V、1.35V、1.5V、および1.8V I/O規格をサポートします。 LVDS、RSDS、およびミニLVDS I/O規格は、専用クロックピンでのみサポートされます。LVDS SERDESおよびEMIF機能は、これらのI/Oバンクではサポートされていません。

HF35パッケージのGX400 (1SG0400) およびSX 400 (1SX040) デバイスのバンク3Dには、最大30個のI/Oピンのみがあります。

未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。