インテル上位レベルのシンセシス・アクセラレーター機能ユニットのデザイン例のユーザーガイド

ID 683025
日付 11/30/2018
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ドキュメント目次

2.3. HLSコンポーネント用のPlatform Designer Containerの生成

すべてのソースが正しくリンクされていることを確認してください。アクセラレーション・スタック環境が インテル® Quartus® Primeプロ・エディション v17.1.1であることを確認します。
  1. HLS v18.1を使用してAFUを生成した場合、Platform Designer v17.1.1用の.ipファイルを準備する必要があります。 
    1. hls_afu/hw/rtl/hls/test-fpga.prj/components/<component> に移動します。(この例ではhw/rtl/hls/test-fpga.prj/components/fpVectorReduce_float/ 、このスクリプトを実行します。
      $ qsys-script --script=<component>.tcl --quartus-project=none
    2. fpVectorReduce_floatコンポーネントの場合、 次のコマンドを実行します。
      $ qsys-script --script=fpVectorReduce_float.tcl --quartus-project=none
    Platform Designer v17.1.1と互換性のある新しいfpVectorReduce_float.ipファイルが生成されます。 
  2. Platform Designerプロジェクトでtest-fpga.prjフォルダーからhls_outputsフォルダーにcomponentsquartusreports、およびverificationフォルダーをコピーします。
    図 1. 正しいディレクトリー構造
  3. qsysフォルダーに移動し、Platform Designerを使用してシステムを開きます。
    $ qsys-edit hls_afu_container.qsys
  4. Open Systemダイアログで、 Quartus projectのドロップダウンのNoneを選択します。
    Device part10AX115N2F40E2LGであることを確認します。これは、 インテル® Arria® 10 GXデバイス対応Intel PAC上のFPGAと一致します。
    Platform Designerシステムを変更する場合、一時的な インテル® Quartus® Primeプロ・エディションのプロジェクトに関連付けます。
  5. Openをクリックします。
    図 2.  Open Systemダイアログボックス
  6. システムをリロードして、すべての検索パスが正しいことを確認するには、Open Systemウィンドウの下部にあるSync System Infoをクリックします。
    リロードが失敗した場合、 hls_outputsフォルダー内の余分なファイルを必ず削除してください。
  7. Finish をクリックします。
  8. HDLを生成しない場合、Noをクリックします。