F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

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ID 683023
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

4.4.3.2. PTP RXクライアント・フロー

このセクションでは、頭字語のPLは物理レーンを表し、VLは仮想レーンを表します。

次のフローで示す擬似コードは、概念的な説明を目的としています。実際のソフトウェア・ルーチンについては、デザイン例を参照してください。
注: RX PTP Ready信号は、TXリセットがアサートされるとデアサートします。RX PTP Ready信号は、TXリセットが解除されるとアサートされます。初期化フローは、RXリンクを損失していない、もしくはTXリセットの間にRXリセットがアサートされていない場合は実行する必要はありません。
  1. 電源投入後、もしくはRXリセット後や損失RXリンクの再構築後は、RX PCSが完全にアライメントするまで待機します。
    ステータスは、次のいずれかで監視することができます。
    • 出力ポート
      o_rx_pcs_fully_alligned = 1'b1
    • Avalon®メモリーマップド・インターフェイス・レジスターを介してのポーリング (アサートされるまで)
      • 10GEから100GEでFECなしのバリアント、および25GのFECバリアント
        csr_read(phy_rxpcs_status.rx_aligned) = 1’b1
      • 50GEから400GEのFECバリアント
        csr_read(rsfec_aggr_rx_stat.not_align) = 1’b0
  2. FECバリアントの場合、RX FECコードワード位置をトランシーバーにコンフィグレーションします。
    重要: FECなしのバリアントの場合は、このステップをスキップします。
    1. 各PMAレーンのRX FECコードワード位置とFECレーンマッピングを読み出します。

      PMAレーンからFECレーンへのマッピングを特定します。

      pl_fl_map = Speed / 25 / PL
where Speed = {25, 50, 100, 200, 400}

for (fl = 0; fl < FL; fl++) {
   rx_fec_cw_pos[fl] = csr_read(rsfec_cw_pos_rx[fl][14:0])
}
    2. パルス調整を計算し、同じトランシーバー・レーンから受信しているFECレーン間のFEC cw_pos ロールオーバーを確認します。
      for (fl = 0; fl < FL; fl++) {
   if ((rx_fec_cw_pos[fl] >= rx_fec_cw_pos[fl-(fl%pl_fl_map)])
   && (rx_fec_cw_pos[fl]–rx_fec_cw_pos[fl-(fl%pl_fl_map)] > 15'h4E20))
   {
     KR FEC Variants:
     rx_xcvr_if_pulse_adj[fl] = 15'h5280 - rx_fec_cw_pos[fl]
     
	 KP & LL FEC Variants:
	 rx_xcvr_if_pulse_adj[fl] = 15'h5500 - rx_fec_cw_pos[fl]

     rx_xcvr_if_pulse_adj_sign[fl] = 1'b1

	} else if ((rx_fec_cw_pos[fl-(fl%pl_fl_map)] > rx_fec_cw_pos[fl])
	 &&(rx_fec_cw_pos[fl - (fl%pl_fl_map)]
     - rx_fec_cw_pos[fl] > 15'h4E20)
    {     
	 KR FEC Variants:
     rx_xcvr_if_pulse_adj[fl] = 15'h5280 + rx_fec_cw_pos[fl]

	 KP & LL FEC Variants:
	 rx_xcvr_if_pulse_adj[fl] = 15'h5500 + rx_fec_cw_pos[fl]

	 rx_xcvr_if_pulse_adj_sign[fl] = 1'b0
	} else {
     rx_xcvr_if_pulse_adj[fl] = rx_fec_cw_pos[fl]
	 rx_xcvr_if_pulse_adj_sign[fl] = 1'b0
	}
}
    3. パルス調整をIPに書き込みます。
      複数のFECレーンが単一のトランシーバー内でインターリーブする場合は、インデックスが最も小さいFECレーンの調整値を選択します。PMAレーンと対応するCSRレジスター間のマッピングが正しいことを確認する必要があります。
      • FGTトランシーバーの場合
        for (pl = 0; pl < PL; pl++) {
   csr_write(ux_q_dl_ctrl_a_l<apl>.cfg_rx_lat_bit_for_async[17:0], 
             rx_xcvr_if_pulse_adj[pl*pl_fl_map])
}
        注: 4つのFGTクアッドがあり、それぞれに4つのaplレーンがあります。すべてのアクティブなクアッドレーンのレジスターをプログラムする必要があります。異なるFGTクアッドへのアクセスについては、ユーザーガイド を参照してください。
      • FHTトランシーバーの場合
        for (pl = 0; pl < PL; pl++) {
   csr_write(rxdl_async_l<apl>.cfg_rx_lat_bit_for_async_lane<pl>[17:0],
             rx_xcvr_if_pulse_adj[pl*pl_fl_map])
}
        注: このステップでは、aplとplの両方を使用します。物理レーンに関しては、PTPクライアント・フロー のセクションでクライアント・フローにおける用語の表を参照してください。
    4. パルス調整がコンフィグレーションされたことをソフトPTPに通知します。
      csr_write(ptp_rx_user_cfg_status.rx_fec_cw_pos_cfg_done, 1'b1)
  3. RXロー・オフセットデータの準備が整うまで待機します。
    ステータスは、次のいずれかで監視することができます。
    • 出力ポート
      o_rx_ptp_offset_data_valid = 1'b1
    • CSRを介したポーリング
      csr_read(ptp_status.rx_ptp_offset_data_valid) = 1’b1
  4. IPからRXロー・オフセットデータを読み出します。
    • すべてのバリアント
      rx_const_delay = csr_read(ptp_rx_lane_calc_data_constdelay[30:0])
rx_const_delay_sign = csr_read(ptp_rx_lane_calc_data_constdelay[31])

for (pl = 0; pl < PL; pl++) {
 rx_apulse_offset[pl] = csr_read(ptp_rx_lane<pl>_calc_data_offset[30:0])
 rx_apulse_offset_sign[pl] = csr_read(ptp_rx_lane<pl>_calc_data_offset[31])
 rx_apulse_wdelay[pl] = csr_read(ptp_rx_lane<pl>_calc_data_wiredelay[19:0])
 rx_apulse_time[pl]   = csr_read(ptp_rx_lane<pl>_calc_data_time[27:0])
}
    • 10GE/25GEでFECなしのバリアント
      rx_bitslip_cnt       = csr_read(bitslip_cnt.bitslip_cnt[6:0])
rx_dlpulse_alignment = csr_read(bitslip_cnt.dlpulse_alignment)
  5. RXリファレンス・レーンを決定します。

    単一レーンの10Gおよび25Gイーサネット・モードの場合は、ステップ5b、5c、および5dをスキップします。これらのバリアントには、次を使用します。

    rx_ref_pl = 0
rx_ref_fl = 0
rx_ref_vl = 0
    1. 非同期パルスを基準として、同期パルス (アライメント・マーカー (AM)) のオフセットを決定します。
      • FECバリアント 
        for (fl = 0; fl < FL; fl++) {
if (rx_xcvr_if_pulse_adj_sign[fl]){
	 rx_spulse_offset[fl] = rx_xcvr_if_pulse_adj[fl] * UI * pl_fl_map
	 rx_spulse_offset_sign[fl] = 1'b1;
	} else
     {
	 if ((rx_xcvr_if_pulse_adj[fl] 
   + rx_xcvr_if_pulse_adj[fl–(fl%pl_fl_map)][4:0]) 
   > rx_xcvr_if_pulse_adj[fl–(fl%pl_fl_map)]) 
{
 rx_spulse_offset[fl] =
   (rx_xcvr_if_pulse_adj[fl] 
  – rx_xcvr_if_pulse_adj[fl–(fl%pl_fl_map)] 
  + rx_xcvr_if_pulse_adj[fl–(fl%pl_fl_map)][4:0]) * UI 14 * pl_fl_map

 rx_spulse_offset_sign[fl] = 1’b0;
} else 
{
 rx_spulse_offset[fl] = 
   (rx_xcvr_if_pulse_adj[fl–(fl%pl_fl_map)] 
  – rx_xcvr_if_pulse_adj[fl] 
  – rx_xcvr_if_pulse_adj[fl–(fl%pl_fl_map)][4:0]) * UI 14 * pl_fl_map
 rx_spulse_offset_sign[fl] = 1’b1;
}
}
}
      • 50GE/100GEでFECなしのバリアント 
        for (vl = 0; vl < VL; vl++) {
   rx_spulse_post_am[vl]     = <Refer to RX Virtual Lane Offset Calculation for No FEC Variants>
   rx_spulse_offset[vl]      = (AM_INTERVAL – rx_spulse_post_am[vl]) * UI 14
   rx_spulse_offset_sign[vl] = 1’b0;
}
        FECなしのバリアントのRX仮想レーンオフセットの計算 で計算したオフセットでは、PCSの内部AMから各仮想レーンの同期パルスまでのビット距離を測定します。同期パルスから次のAMまでのビット距離を求めるには、AMの間隔からこの計算値を減算します。
        バリアント シミュレーションにおけるAMの間隔 ハードウェアにおけるAMの間隔
        50GE-2 2,560 * 66 = 168,960 32,768 * 66 = 2,162,688
        100GE-4 2,560 * 66 = 168,960 81,920 * 66 = 5,406,720
      • 10GE/25GEでFECなしのバリアント
        rx_spulse_offset[0] = (rx_bitslip_cnt + rx_dlpulse_alignment*33)*UI 14
rx_spulse_offset_sign[0] = 1’b0;
    2. 非同期パルス時間のロールオーバーを検出します。

      rx_apulse_time[pl] 信号は、各物理レーンの非同期パルス時間を28ビット形式で表します。ビット [27:16] は非同期パルス時間をナノ秒 (ns) で表し、ビット [15:0] は非同期パルス時間の小数ナノ秒部 (fns) を表します。

      ロールオーバーには2つのタイプがあります。
      1. 値が28'hFFF_FFFFに達した際のビット27からビット28への自然なロールオーバー。ロールオーバー前のビット [27:24] は4'hFです。
      2. TODが10億nsまたは16進値で48'h3B9A_CA00_0000に達した際の10億ロールオーバー。ロールオーバー前のビット [27:24] は4'h9です。 
      Given rx_apulse_time_max is largest rx_apulse_time from all physical lanes,
for (pl = 0; pl < PL; pl++){
  if (rx_apulse_time_max - rx_apulse_time[pl] > 29'h01F4_0000){
    if (rx_apulse_time_max[27:24] == 4'hF) {
      rx_apulse_time[pl] = rx_apulse_time[pl] + 29'h1000_0000
    } else {
      rx_apulse_time[pl] = rx_apulse_time[pl] + 29'h0A00_0000
    }
  }
}
    3. RX PMAパラレル・データ・インターフェイスでのRXアライメント・マーカー (AM) の実際の時間を計算します。
      // fl to pl map
pl = fl to pl map(f) = (fl-(fl%pl_fl_map))/pl_fl_map
      // vl to pl map
<See PL in RX Virtual Lane Offset Calculation for No FEC Variants>
      • FECバリアント
        for (fl = 0; fl < FL; fl++) {
local_pl = fl_to_pl_map(fl)
rx_am_actual_time[fl]= (rx_apulse_time[local_pl])
   + (rx_apulse_offset_sign[local_pl] ? 
      –rx_apulse_offset[local_pl] : rx_apulse_offset[local_pl])
      – (rx_apulse_wdelay[local_pl])
   + (rx_spulse_offset_sign[fl] ? 
      -rx_spulse_offset[fl] : rx_spulse_offset[fl]))
}
      • FECなしのバリアント
        for (vl = 0; vl < VL; vl++) {
local_pl = vl_to_pl_map(vl)
rx_am_actual_time[vl] = (rx_apulse_time[local_pl]) 
   + (rx_apulse_offset_sign[local_pl] ? 
      –rx_apulse_offset[local_pl] : rx_apulse_offset[local_pl])
    – (rx_apulse_wdelay[local_pl])
   + (rx_spulse_offset_sign[vl] ? 
      -rx_spulse_offset[vl] : rx_spulse_offset[vl])
}
    4. RXリファレンス・レーンを決定します。
      • FECバリアント
        rx_am_actual_time[rx_ref_fl] is maximum value out of rx_am_actual_time[FL-1:0]
rx_ref_pl = fl_to_pl_map(rx_ref_fl)

where rx_am_actual_time[fl] is max(rx_am_actual_time[FL-1:0])
      • FECなしのバリアント
        rx_am_actual_time[rx_ref_vl] is maximum value out of rx_am_actual_time[VL-1:0]
rx_ref_pl = vl_to_pl_map(rx_ref_vl)

where rx_am_actual_time[vl] is max(rx_am_actual_time[VL-1:0])
  6. RXオフセットを計算します。
    1. RX TAM調整を計算します。
      • FECバリアント
        rx_tam_adjust_sim = 
   (rx_const_delay_sign ? –rx_const_delay : rx_const_delay) 
 + (rx_apulse_offset_sign[rx_ref_pl] ? 
     –rx_apulse_offset[rx_ref_pl] : rx_apulse_offset[rx_ref_pl]
 – (rx_apulse_wdelay[rx_ref_pl])
 + (rx_spulse_offset_sign[rx_ref_fl] ? 
     -rx_spulse_offset[rx_ref_fl] : rx_spulse_offset[rx_ref_fl])
      • FECなしのバリアント
        rx_tam_adjust_sim = 
   (rx_const_delay_sign ? –rx_const_delay : rx_const_delay) 
 + (rx_apulse_offset_sign[rx_ref_pl] ? 
     –rx_apulse_offset[rx_ref_pl] : rx_apulse_offset[rx_ref_pl])
 – (rx_apulse_wdelay[rx_ref_pl])
 + (rx_spulse_offset_sign[rx_ref_vl] ? 
    -rx_spulse_offset[rx_ref_vl] : rx_spulse_offset[rx_ref_vl])
      ハードウェアの実行でPTPの Timestamp accuracy mode を Advanced に設定している場合 
      rx_tam_adjust = (rx_tam_adjust_sim) 
 + (rx_routing_adj_sign[rx_ref_pl] ? – rx_routing_adj[rx_ref_pl] 
                                     : rx_routing_adj[rx_ref_pl])
      配線遅延調整の情報に関しては、Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 を参照してください。
      他のすべてのケース 
      rx_tam_adjust = rx_tam_adjust_sim

      TAM調整値を32ビットの2の補数に変換します。

      rx_tam_adjust_2c = rx_tam_adjust
where rx_tam_adjust is a 32-bit 2's complement number
    2. RX追加レイテンシーを計算します。
      RX PMA遅延の単位をUIからナノ秒に変換します。 
      rx_pma_delay_ns = rx_pma_delay_ui * UI 14
      RXの追加レイテンシーは負の調整です。負の調整を示すには、最上位レジスタービットを1に設定します。追加レイテンシーをすべて合計します。 
      rx_extra_latency[31] = 1
rx_extra_latency[30:0] = rx_pma_delay_ns + rx_external_phy_delay
    3. RX仮想レーンのオフセットを計算します。
      重要: このステップは、10Gおよび25Gのイーサネット・データレートには適用されません。これらのレートでは、このステップをスキップします。

      決定したリファレンス仮想レーンを使用し、仮想レーンの順序とオフセット値 の説明に従いRX仮想レーンのオフセット値を割り当てます。

      • FEC KP-FECまたはFEC LL-FECバリアント
        for (vl = 0; vl < VL; vl++) {
   rx_vl_offset[vl] = [vl - (vl % PL)] / PL * 68 * UI 14
}
      • FEC KR-FECバリアント
        for (vl = 0; vl < VL; vl++) {
   rx_vl_offset[vl] = [vl - (vl % PL)] / PL * 66 * UI 14
}
      • FECなし100Gイーサネット・レート・バリアント
        for (vl = 0; vl < VL; vl++) {
   rx_vl_offset[vl] = 2 * UI 14
}
      • FECなし50Gイーサネット・レート・バリアント
        for (vl = 0; vl < VL; vl++) {
   rx_vl_offset[vl] = 0.5 * UI 14
}
  7. 決定したRXリファレンス・レーンをIPに書き込みます。
    重要: このステップは、10Gおよび25Gのイーサネット・データレートには適用されません。これらのレートでは、このステップをスキップします。 
    csr_write(ptp_ref_lane.rx_ref_lane, rx_ref_pl)
  8. 計算したRXオフセットをIPに書き込みます。
    1. RX仮想レーンのオフセットを書き込みます。
      重要: このステップは、10Gおよび25Gのイーサネット・データレートには適用されません。これらのレートでは、このステップをスキップします。 
      for (vl = 0; vl < VL; vl++) {
   csr_write(rx_ptp_vl_offset_<vl>, rx_vl_offset[vl])
}
    2. RX追加レイテンシーを書き込みます。
      csr_write(rx_ptp_extra_latency, rx_extra_latency)
    3. RX TAM調整を書き込みます。
      csr_write(ptp_rx_tam_adjust, rx_tam_adjust_2c)
  9. ソフトPTPにRXクライアント・フロー・コンフィグレーションが完了したことを通知します。
    csr_write(ptp_rx_user_cfg_status.rx_user_cfg_done, 1'b1)
  10. UI値の測定を続けます。RX UI調整 のセクションに示されているステップ1から7に従ってください。

    シミュレーションまたはハードウェアを0ppmの設定で実行する場合は、この測定をスキップし、UI調整 で定義されている0ppmのUI値をプログラムします。

  11. RX PTPの準備ができるまで待機します。
    ステータスは、次のいずれかで監視することができます。
    • 出力ポート
      o_rx_ptp_ready = 1'b1
    • CSRを介したポーリング
      csr_read(ptp_status.rx_ptp_ready) = 1’b1
  12. RX PTPが起動して動作します。
    1. RX UI値を調整します。

      RX UIの調整を定期的に行い、システムの基準となるTime-of-Dayから時間カウンターがドリフトしないようにします。RX UI調整 で示されているステップ1から8に従ってください。

      注: シミュレーションでは、UI測定には長い時間がかかります。したがって、インテルでは、シミュレーションでこのステップをスキップし、0ppmの値をプログラムすることを推奨しています。詳細は、UI値とPMA遅延 を参照してください。
関連情報
14 UIの形式は他の変数の形式とは異なります。UIでは、{4ビットns、28ビットns小数部} の形式を使用します。このフローで定義される他の変数は、{N ビットns、16ビットns小数部} の形式を使用します。この N は、計算の最大値を格納する最大数です。計算にUI形式を使用する場合は、結果の小数ナノ秒部 (fns) を16ビットの形式に変換する必要があります。
レベル 2 の表題