インテルのみ表示可能 — GUID: dtp1647779355476
Ixiasoft
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2.4.1. IP-XACTファイルの生成
F-Tile Ethernet Intel® FPGA Hard IPには、IP-XACT情報を生成することができます。このIP-XACT情報は、<ip_name>.ip ファイルに含まれます。生成されるIP-XACT情報には、IPのレジスターマップが含まれます。これには、IPに関する一般的な情報が含まれています。リセットや一部のレジスター値などのIPバリアント固有の情報は、IPバリアントによって異なる場合があります。
- IPのパラメーター・エディター・ウィンドウで、Generate HDL をクリックします。
- Generation ダイアログボックスで、IP-XACT 設定を選択します。
- Generate をクリックします。
- <ip_name>.ip ファイルでIP-XACT情報を確認します。
PTPが有効になっているデザインのIP-XACTファイルの生成
- PTP関連のレジスターはIPに固有です。このようなレジスターは、F-Tile Ethernet Intel FPGA Hard IPで生成される .ipxact ファイルで利用可能です。
- PTP非対称遅延レジスターおよびP2P遅延レジスターはタイル固有です。IP固有のレジスターではありません。
Generation ダイアログボックスで、Create HDL design files for synthesis パラメーターが Verilog または VHDL に設定されていることを確認します。
IP合成ファイル・ディレクトリーには、生成される次の .xml ファイルが含まれます。- <variant_name>/eth_f_<version>/synth/eth_ptp_adpt_f_p2p_ipxact.xml
- <variant_name>/eth_f_<version>/synth/eth_ptp_adpt_f_asm_ipxact.xml