Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

12. 文書改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン 変更内容
2022.03.28 22.1 次の変更を行いました。
  • バリアントの選択 の表を更新しました。オートネゴシエーションおよびリンク・トレーニング・ハードウェアは、FHT NRZ 25GE-1、50GE-2、および100GE-4で使用可能です。
  • トランシーバーのスピードグレードに関連する情報をデバイスのスピードグレードのサポート に追加しました。
  • IP-XACTステートメントをIPコアのパラメーターおよびオプションの指定 に追加しました。
  • 次のトピックを新たに追加しました。IP-XACTファイルの生成
  • フレームパディング の注意事項を更新して、9バイトのペイロード要件を明確にしました。
  • PTP TXクライアント・フロー のステップ7とステップ8の順序付けを再度行いました。
  • PTP RXクライアント・フロー のステップ9とステップ10順序付けを再度行いました。
  • FHTトランシーバーのTX/RXハードウェアPMA遅延をイーサネット・モードのUI値とPMA遅延 の表で更新しました。
  • クロック のセクションを更新し、PTPクロックの制限を削除しました。PTPクロックは100〜250MHzで動作します。
  • CRCバイト・ステートメントを RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) から削除しました。
  • .ipxact ファイル生成への参照をコンフィグレーション・レジスター に追加しました。
  • i_rst_n リセットの説明をPTPタイルアダプター: クロックポート、リセットポート、およびインターフェイス・ポート のセクションで改訂しました。
  • Verilogファイル形式固有の注記をオートネゴシエーションおよびリンク・トレーニングのパラメーター のセクションから削除しました。IPは、合成とシミュレーションのためにVHDLをサポートしています。
  • Fタイル・イーサネット インテル® FPGA Hard IPユーザーガイドのアーカイブ を更新しました。
2022.01.07 21.4 次の変更を行いました。
  • Fタイル・イーサネット・インテル® FPGAハードIP を次のとおり更新しました。
    • オートネゴシエーションおよびリンク・トレーニングのハードウェア・サポートに関する注記を概要 に追加しました。
    • 次のセクションを新たに追加しました。デバイスのスピードグレードのサポート
    • タイルファイルの生成 を更新して、quartus_tlg の更新を含めました。
    • FHT precoding enableとEnable Native PHY Debug Endpointのパラメーターを Fタイル・イーサネット・インテル® FPGAハードIPパラメーター に追加しました。
    • PTP固有の i_reconfig_clk 周波数範囲の制限を追加しました。
  • F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP を次のとおり更新しました。
    • 概要 にあった21.3固有の古いステートメントを削除しました。
    • リリース情報 を更新しました。
    • F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPパラメーター にVHDLの制限に関する注記を追加しました。
2021.10.04 21.3 次の変更を行いました。
  • PCSレーンの並べ替えのサポートを機能 の表に追加しました。
  • 400GE-8固有の脚注をバリアントの選択 の表から削除しました。400GE-4モードは、オートネゴシエーションおよびリンク・トレーニングをサポートするようになりました。
  • Fタイル・イーサネット・インテル® FPGAハードIP概要 のPTPの説明を改訂しました。
  • リソース使用率 を追加しました。
  • Fタイル・イーサネット・インテル® FPGAハードIP パラメーター: IPタブ の表を更新しました。
    • PMA reference frequency の説明を更新しました。
    • System PLL frequency の説明にPTP関連の周波数要件を追加しました。
    • ハードウェアの精度値に関する重要な注意事項をTimestamp accuracy mode の説明に追加しました。
    • Enable Ethernet Debug Master Endpointパラメーターを新たに追加しました。
  • TX MACセグメント化クライアント・インターフェイス に注記を追加しました。
  • TX TAM調整計算をPTP TXクライアント・フロー で更新しました。
  • RX TAM調整計算をPTP RXクライアント・フロー で更新しました。
  • 次のセクションを新たに追加しました。高度なタイムスタンプ精度モードの配線遅延調整
  • Precision Time Protocolインターフェイス を次のとおり更新しました。
    • 40Gイーサネット・レートをPTPクロックの表から削除しました。40Gイーサネット・レートでは、PTP機能はサポートしていません
    • i_clk_tx_tod クロック周波数を250MHzから114.2857MHzに訂正しました。
  • ステップ6をRX UI調整 で改訂しました。
  • 50Gイーサネット・レートのシミュレーション・ベースのRX TAM値をリファレンス・タイム (TAM) インターバル で更新しました。
  • のハードウェアUX PMA遅延値をイーサネット・モードのUI値とPMA遅延 の表で更新しました。
  • PTPタイムスタンプの精度に関する注記をグローバルに追加しました。この注記では、基本モードと詳細モードで指定されたタイムスタンプの精度値がシミュレーション・ベースの結果を表すことを強調しています。
  • クロック信号 の説明を次のクロック信号に対して更新しました。
    • i_clk_tx
    • i_clk_rx
    • i_clk_pll
    • i_clk_ref
  • PTPベースの同期および非同期動作でのクロック接続 の文を改訂し、図を更新しました。
  • TX MAC Avalon STクライアント・インターフェイスで、信号名を i_sl_tx_valid から i_tx_valid に訂正しました。
  • TX MACセグメント化クライアント・インターフェイス の固定レイテンシー範囲を改訂しました。i_tx_mac_valid と o_tx_mac_ready 信号は、1〜8クロックサイクルの固定遅延で間隔を空けることができます。
  • i_clk_ptp_sample クロックの説明をPTPクロックポート の表で改訂しました。
  • 次のトピックを新たに追加しました。Ethernet Toolkitの概要
2021.06.28 21.2 初回リリース
レベル 2 の表題