インテル® エミュレーションとプロトタイピング
進化を続ける ASIC や SoC 検証要件に遅れまいとしていますか？インテルの FPGA ソリューションで、複雑な ASIC および SoC ベースのシステムをどのように検証できるかについて説明します。
次世代の ASIC 開発の複雑性に対する準備はよろしいですか？
ASIC および SoC ベースのシステムは、複雑性と設計サイズを拡大し続けているため、合理的なコストで高レベルの統合を備えた検証ソリューションが必要となります。インテルの FPGA ベースのハードウェア・アシストによる検証ソリューションなら、次世代の複雑性と設計サイズに合わせてスケールされ、製品サイクルを短縮し、検証を迅速に行い、コスト効率を犠牲にせずにシステム統合の度合いを向上させることができます。
製品
インテル® Stratix® 10 GX 10M FPGA
インテル® Stratix® 10 GX 10M FPGA は、1020 万個のロジックエレメント、2304 個のユーザー I/O ピン、308 Mb のメモリー、および最大 17.4 Gbps の帯域幅を提供する最大 48 個のトランシーバーを備えた世界最大の FPGA であり、ASIC プロトタイピングおよびエミュレーション・ワークロード向けに設計されています。
インテル® Stratix® 10 GX 2800 FPGA
270 万個のロジックエレメント、1160 個のユーザー I/O ピン、244Mb のメモリー、および最大 17.4Gbps の帯域幅を提供する最大 96 個のトランシーバーを備えたインテル® Stratix® 10 GX 2800 FPGA は、ASIC プロトタイピングおよびエミュレーション・アプリケーションに最適です。
リソース
インテル® Stratix® 10 ダイレクト・インターフェイス・バス (DIB) FPGA IP ユーザーガイド
インテル® Stratix® 10 GX 10M FPGA でのみ使用可能な、DIB インテル® Stratix® 10 FPGA IP のインスタンス化および設計方法について説明します。
インテル® Stratix® 10 High-Speed LVDS I/O ユーザーガイド
インテル® Stratix® 10 High Speed LVDS I/O のアーキテクチャー、機能、設計上の考慮事項、実装について説明します。
ASIC Proto イーサネット IP 用低遅延 40G ユーザーガイド
インテル® FPGA IP の ASIC プロトタイピングのための、低遅延 40G イーサネットの実装および設計方法について説明します。