インテル® Stratix® 10 FPGA – シリアル・フラッシュ Mailbox Client インテル FPGA IP コアデザイン例

インテル® Stratix® 10 FPGA – シリアル・フラッシュ Mailbox Client インテル FPGA IP コアデザイン例

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11/27/2018

概要

このリファレンス・デザインは、インテル® Stratix® 10 シリアル・フラッシュ Mailbox Client インテル FPGA IP コアを実装して、フラッシュデバイス ID の読み取り、フラッシュデバイスでのセクター消去の実行、フラッシュデバイスとの間のデータの読み取りと書き込みなどの汎用メモリー操作を実行します。それ以外に、インテル Stratix 10 シリアル・フラッシュ・メールボックス・クライアント・インテル FPGA IP・コアを使用して、生プログラミング・データ (.rpd) ファイルをフラッシュデバイスに書き込むフローも示しています。

デザインの詳細

デバイスファミリー

インテル® Stratix® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

18.0

IP コア (27)
IP コア IP コアカテゴリー
Top level generated instrumentation fabric Debug & Performance
Reset Controller QsysInterconnect
Avalon-ST Handshake Clock Crosser QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Altera SDM Mbox Bridge Configuration and Programming
Altera FPGA2SDM Bridge Configuration and Programming
Altera SDM2FPGA Bridge Configuration and Programming
Altera SDM GPI Configuration and Programming
Altera SDM IRQ Configuration and Programming
Altera SDM GPO Configuration and Programming
altera_jtag_avalon_master QsysInterconnect
Avalon-ST Bytes to Packets Converter QsysInterconnect
Avalon-ST Channel Adapter QsysInterconnect
Avalon-ST JTAG Interface QsysInterconnect
Avalon-ST Packets to Bytes Converter QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
Avalon Packets to Transaction Converter QsysInterconnect
MM Interconnect QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Memory-Mapped Router QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
altera_config_stream_endpoint Debug & Performance

詳細

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <プロジェクト>



メモ:

* ACDSバージョン:18.0.0プロ


デザインの詳細

デバイスファミリー

インテル® Stratix® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

18.0