インテル® Stratix® 10 FPGA – メールボックス・クライアント・インテル FPGA IP・コア (QSPI フラッシュ・アクセスおよびリモート・システム・アップデート) のデザイン例

インテル® Stratix® 10 FPGA – メールボックス・クライアント・インテル FPGA IP・コア (QSPI フラッシュ・アクセスおよびリモート・システム・アップデート) のデザイン例

715074
11/26/2019

概要

この設計では、メールボックス クライアント インテル® FPGA IP コアを インテル Stratix® 10 FPGAsに実装します。

デザインの詳細

デバイスファミリー

インテル® Stratix® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

20.4

IP コア (23)
IP コア IP コアカテゴリー
Altera In-System Sources & Probes SimulationDebugVerification
Reset Controller QsysInterconnect
MM Interconnect QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
altera_jtag_avalon_master QsysInterconnect
Avalon-ST Packets to Bytes Converter QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
Avalon Packets to Transaction Converter QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Avalon-ST Channel Adapter QsysInterconnect
Avalon-ST Bytes to Packets Converter QsysInterconnect
Avalon-ST JTAG Interface QsysInterconnect
altera_config_stream_endpoint Debug & Performance
Top level generated instrumentation fabric Debug & Performance
Altera SDM Mbox Bridge Configuration and Programming
Altera SDM IRQ Configuration and Programming
Altera SDM2FPGA Bridge Configuration and Programming
Altera SDM GPO Configuration and Programming
Altera SDM GPI Configuration and Programming
Altera FPGA2SDM Bridge Configuration and Programming
Memory-Mapped Multiplexer QsysInterconnect
Avalon-ST Handshake Clock Crosser QsysInterconnect

詳細

メールボックスクライアントインテル FPGA IPは、ホストとセキュアデバイスマネージャー(SDM)の間のブリッジです。 メールボックスクライアントインテル FPGA IPを使用して、SDM周辺機器クライアントからコマンドを送信し、ステータスを受信します。メールボックス クライアント インテル FPGA IPは、Avalon-MM マスターに接続する必要がある Avalon® メモリ マップ ド (Avalon-MM) スレーブ コンポーネントです。


このリファレンス・デザインでは、JTAG-to-Avalon マスターが、メールボックス・クライアント・インテル FPGA IP・コアに接続するホスト・コントローラーとして機能します。JTAG-to-AvalonマスターブリッジIPは、システムコンソールから受信したコマンドを、メールボックスクライアントインテル FPGA IPコアが必要とするAvalon MM形式に変換します。メールボックス クライアント インテル FPGA IP: コマンドを駆動し、SDM から応答を受信します。


rsu1.tcl スクリプトは、SDM でサポートされている使用可能なコマンド機能を実行するための例を提供します。インテル Quartus® Prime ソフトウェアのシステムコンソールから rsu1.tcl スクリプトで利用可能な機能を実行すると、次の操作を実行できます。

  • FPGA IDCODE の読み取り
  • チップ ID FPGA読み取る
  • .rpd ファイルを使用したプログラム QSPI フラッシュなどの QPSI フラッシュアクセス操作。
  • リモート・システム・アップデート (RSU) 操作 (RSU ステータスの読み取りや、データソース (アプリケーション・イメージまたはファクトリー・イメージのいずれか) からのリコンフィグレーションのトリガーなど)。

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <project>

デザインの詳細

デバイスファミリー

インテル® Stratix® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

20.4