インテル® Stratix® 10 FPGA – 更新モード用 H タイル CvP デザイン例

インテル® Stratix® 10 FPGA – 更新モード用 H タイル CvP デザイン例

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10/10/2019

概要

プロトコル経由コンフィグレーション (CvP) は、インテル® Stratix® 10 デバイスファミリーでサポートされているコンフィグレーション・スキームです。CvP コンフィグレーション・スキームでは、周辺ロジックとコアロジック用に別々のイメージが作成されます。周辺イメージをローカル・コンフィグレーション・デバイスに保存し、コアイメージをホストメモリーに格納することで、システムコストを削減し、独自のコアイメージのセキュリティーを強化できます。CvP は、PCI Express* (PCIe*) リンクを介して インテル FPGA ファブリックを構成します。エンドポイント・バリアントでのみ使用できます。このドキュメントでは、インテル Stratix 10 デバイスファミリの CvP 構成スキームについて説明します。CvP コンフィグレーション・スキームは、PCIe* リンクを介したコア・ファブリック・コンフィグレーションを対象としているため、インテル Stratix 10 SoC デバイスを使用している場合でも、コンフィグレーション・ファースト・モードのみFPGAサポートします。

デザインの詳細

デバイスファミリー

インテル® Stratix® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

19.3

その他のタグ

Intel® FPGA H-Tile

IP コア (14)
IP コア IP コアカテゴリー
MM Interconnect QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Memory-Mapped Router QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Memory-Mapped Burst Adapter QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
On-Chip Memory (RAM or ROM) OnChipMemory
Reset Controller QsysInterconnect
Altera IOPLL ClocksPLLsResets
Top level generated instrumentation fabric Debug & Performance

詳細

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <プロジェクト>



メモ:

* ACDSバージョン:19.3.0プロ


デザインの詳細

デバイスファミリー

インテル® Stratix® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

19.3

その他のタグ

Intel® FPGA H-Tile