インテル® Arria® 10 FPGA – インテル FPGA PCI Express* によるリモート・システム・アップデートのデザイン例

インテル® Arria® 10 FPGA – インテル FPGA PCI Express* によるリモート・システム・アップデートのデザイン例

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1/20/2021

概要

このデザイン例では、通信プロトコルとして PCI Express* を使用して、インテル® Arria® 10 FPGA 開発キットでリモート・システム・アップデート機能を示します。ホストシステムからのコンフィグレーション・イメージは、PCI Express 経由でインテル Arria 10 デバイスで受信され、モジュラー Scatter-Gather DMA コアによってシリアルフラッシュに書き込まれます。リモート・アップデートの再構成プロセスは、インテル Arria 10 デバイスの専用リモート・システム・アップグレード回路によって制御され、PCI Express を介して管理されます。

デザインの詳細

デバイスファミリー

インテル® Arria® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

20.4

IP コア (28)
IP コア IP コアカテゴリー
Reset Controller QsysInterconnect
MM Interconnect QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Memory-Mapped Width Adapter QsysInterconnect
Avalon-ST Handshake Clock Crosser QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Avalon-ST Pipeline Stage QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Memory-Mapped Router QsysInterconnect
Memory-Mapped Burst Adapter QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Arria 10 Hard IP for PCI Express PCIExpress
Arria 10 Transceiver Native PHY TransceiverPHY
Arria 10 FPLL ClocksPLLsResets
Arria 10 Transceiver ATX PLL TransceiverPLL
IRQ Mapper QsysInterconnect
Altera Remote Update ConfigurationProgramming
Altera Remote Update Core ConfigurationProgramming
Avalon Remote Update Controller Configuration and Programming
Altera IOPLL ClocksPLLsResets
Modular Scatter-Gather DMA BridgesAndAdaptors
Read Master QsysInterconnect
Write Master QsysInterconnect
Modular SGDMA Dispatcher BridgesAndAdaptors

詳細

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <プロジェクト>



メモ:

* ACDSバージョン:20.4.0プロ


デザインの詳細

デバイスファミリー

インテル® Arria® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

20.4