インテル® Arria® 10 FPGA – EPCQ フラッシュメモリーを使用したボード・アップデート・ポータルのリファレンス・デザイン

インテル® Arria® 10 FPGA – EPCQ フラッシュメモリーを使用したボード・アップデート・ポータルのリファレンス・デザイン

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12/21/2016

概要

この例は、Nios® II プロセッサーとトリプルスピード・イーサネットのメディア・アクセス・コントロール (MAC) 機能を含む、ウェブベースのボード・アップデート・ポータル (BUP) です。このデザイン例では、インテル® Arria® 10GX FPGAs向け EPCQ フラッシュメモリーを利用するNios IIプロセッサー搭載システムに、基本的なリモート構成機能を実装しています。このデザインでは、任意の DHCP サーバーから IP アドレスを取得し、ボードのフラッシュから同じネットワーク上の任意のホストコンピューターに Web ページを提供できます。さらに、このデザインは静的 IP アドレスをサポートしているため、開発者はデザインを EPCQ フラッシュにロードする前に、必要なデザインを手動で挿入する必要があります。この Web ページでは、ユーザーのハードウェアとユーザーのソフトウェアの両方について、新しいデザイン画像をアップロードできます。さらに、ファクトリ・イメージからユーザー・イメージへの再構成を Web ページからトリガーすることもできます。

デザインの詳細

デバイスファミリー

インテル® Arria® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

Quartus バージョン

16.1

IP コア (36)
IP コア IP コアカテゴリー
Avalon-ST Adapter QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
PIO (Parallel I/O) Other
Nios II Gen2 Processor NiosII
Nios II Gen2 Processor Unit NiosII
On-Chip Memory (RAM or ROM) OnChipMemory
Altera Serial Flash Controller Flash
Altera ASMI Parallel ConfigurationProgramming
Altera EPCQ Serial Flash controller core ConfigurationProgramming
Interval Timer Peripherals
Altera IOPLL ClocksPLLsResets
IRQ Mapper QsysInterconnect
IRQ Clock Crosser QsysInterconnect
JTAG UART ConfigurationProgramming
MM Interconnect QsysInterconnect
Avalon-ST Error Adapter QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Avalon-ST Handshake Clock Crosser QsysInterconnect
Memory-Mapped Burst Adapter QsysInterconnect
Memory-Mapped Router QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Avalon-MM Pipeline Bridge QsysInterconnect
Reset Controller QsysInterconnect
Altera Remote Update ConfigurationProgramming
Altera Remote Update Core ConfigurationProgramming
Scatter-Gather DMA Controller BridgesAndAdaptors
System ID Peripheral Other
Triple-Speed Ethernet Ethernet
Altera LVDS SERDES Other
altera_lvds_core20 Other

詳細

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <プロジェクト>



メモ:

* ACDS バージョン: 16.1.0 標準


デザインの詳細

デバイスファミリー

インテル® Arria® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

Quartus バージョン

16.1