デジタル信号処理

可変精度 DSP アーキテクチャーとハード化された浮動小数点演算機能を Generation 10 インテル® FPGA & SoC に統合

インテルは、独自のハード浮動小数点ソリューションを提供しています。DSP ブロックを根本的に変え、IEEE 754 単精度浮動小数点演算をハード化した専用回路でネイティブサポートする、業界初のハード化された DSP ブロックを作り上げました。 テクノロジー上のこのブレークスルーにより、可変精度の DSP ブロックをコンパイル時に IEEE 754 浮動小数点、標準精度 (18 ビット)、または高精度 (27 ビット) モードにコンフィグレーションできるようになりました。 

浮動小数点モードでは、各 DSP ブロックが単精度乗算器と単精度加算器を提供するため、DSP の設計者に以下のメリットがもたらされます。

  • 開発期間の短縮: ネイティブな浮動小数点演算子を持つ FPGA を使用することにより、以前から困難かつ長期間を要した浮動小数点デザインから固定小数点デザインへの変換作業が不要になります。固定小数点デザインに変換する必要がないという生産性の面での利点は、デザインを繰り返すにつれてさらに大きくなります。
  • 浮動小数点性能の改善: これまでの浮動小数点演算の実装は、浮動小数点演算子の実装に必要なロジックと配線リソースを追加することによるタイミング上のボトルネックのために性能に限界がありました。新しい可変精度 DSP ブロックが浮動小数点演算をネイティブサポートするため、浮動小数点演算を DSP ブロックと同じ周波数で実行できるようになり、性能が大幅に向上しました。
  • リソース効率の向上: これまでの浮動小数点演算の実装ではロジックと配線リソースを追加する必要があったため、大規模かつ複雑な浮動小数点デザインによって DSP ブロックよりも先にロジックが使い果たされていました。浮動小数点演算をハード化した DSP により、設計者は消費電力を低減するとともに、別の機能に利用可能なロジックを増やしながら、すべての DSP ブロックのあらゆる浮動小数点演算子を利用できるようになります。

可変精度 DSP

インテル® Arria® 10 およびインテル® Stratix® 10 FPGA & SoC で使用できる 3 つの DSP ブロックモード

  • 浮動小数点モード (ハード化された IEEE 754 演算子)
  • 標準精度モード (18 ビット固定小数点乗算器)
  • 高精度モード (27 ビット固定小数点乗算器)

 

DSP Builder for インテル® FPGA

DSP Builder for インテル® FPGA は、デジタル信号処理 (DSP) アルゴリズムのハードウェア記述言語 (HDL) コードを、MathWorks* Simulink* 環境からボタン 1 つで直接生成できるようにする DSP 設計ツールです。DSP Builder for インテル® FPGA には、インテルの追加ライブラリーに加えて、既存の Simulink* ライブラリー、インテル® DSP Builder アドバンスト・ブロックセット、インテル® DSP Builder スタンダード・ブロックセットが追加されています。ツールの最新機能や機能の詳細については、DSP Builder for インテル® FPGA のページを参照してください。 

インテルの Intellectual Property (IP) ポートフォリオには、独自に組み合わせた DSP IP コアと順方向エラー検出 / 訂正 IP コアが含まれており、DSP Builder for インテル® FPGA アドバンスト・ブロックセットのデザイン例を補完しています。デザイン要件を満たす適切な DSP IP をこちらで探すことができます。

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