ハイパフォーマンス DSP デザインの実装
DSP Builder の最新バージョンでは、タイミングによる Simulink の論理合成を可能にするアドバンスト・ブロックセット機能を備えています。HDL コードの手動による最適化には、数日とは言わないまでも数時間は必要でしたが、このテクノロジーにより、FPGA をピークに近いパフォーマンスで動作させるハイパフォーマンスなデザインの実装をたった数分で実現できます。
DSP Builder アドバンスト・プロックセットにより、ハイパフォーマンスで複雑なデジタル信号処理 (DSP) シグナル・チェーンは、以下の 3 ステップだけで構築できるのです。
- 必要なシステムレベルの制約を設定します。この例では、6 チャネル、128 タップ FIR フィルターのクロックレートが、Smulink 内で 403MHz に指定されています。
- ターゲットの FPGA ファミリーを選択します。デバイスファミリーが異なると、DSP ブロック・アーキテクチャーも異なる場合があるため、この情報を合成ツールに取り込み必要があります。
- RUN をクリックします。
図 1.3 つの簡単なステップでハイパフォーマンスなフィルターを構築
DSP Builder アドバンスド・ブロックセットは、指定したシステムレベルのタイミング制約 (この例では 403.2MHz) を考慮しつつ、シグナルチェーンの Simulink 記述を合成します。各 FPGA 内蔵のタイミング・モデルと IP ブロックのパフォーマンスを使用し、ツールは必要なパイプライン・レジスターとコントロール・ロジックを追加して、指定されたクロックレートを実現します。
結果として、HDL コードに触れることなく、408MHz のシステム・パフォーマンスを備えた、6 チャネル FIR フィルターが生成されました (図 2)。
図 2.自動生成された、タイミングを最適化した HDL コード
この新機能は、マルチチャネル信号処理データパスを、ワイヤレス・アプリケーションにおけるマルチキャリア、マルチアンテナ RF 処理などのアプリケーションにおいて設計するために重要です。
この機能は自動的にパイプライン化ステージやレジスタを追加し、デジタル・アップコンバーター (DUC)、デジタル・ダウンコンバーター (DDC)、クレストファクター削減 (CFR)、デジタル・プリディストーション (DPD) などの機能のために高度に最適化された設計を生成するよう時分割多重化を実行します。DSP Builder バージョン 12.0 には、マルチアンテナ、マルチキャリアの WiMAX、ならびに WCDMA DUC および DDC デザインのためのデザインの例が含まれています。