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インテル® Arria® 10 Hard IP のPCI Express* IP コアは、使用法の理解に役立つプログラミングされた I/O (PIO) のデザイン例を含んでいます。PIO 例は、ホスト・プロセッサーから対象デバイスにメモリーを転送します。低帯域幅のアプリケーションに適しています。デザイン例には、Avalon-ST から Avalon-MM へのブリッジが含まれています。このコンポーネントは、PCIe*のリンクで受信した TLP を、オンチップメモリーへの Avalon-MM リード および ライトコマンドに変換します。
このデザイン例は、 Quartus® Primeソフトウェアでシミュレーションおよび統合に必要なファイルを、自動で作成します。統合されたデザインは、 Arria 10 GX FPGA 開発キットにダウンロードできます。デザイン例は広範囲に及ぶパラメーターをカバーします。しかしながら、自動的に生成したデザイン例は、PCIe IP コアのすべての可能なパラメーター設定をカバーしません。未サポートのパラメーター設定を選択した場合、生成できずエラーメッセージが表示されます。
また、シミュレーションでの多くのスタティック・デザイン例は、<install_dir>/ip/altera/altera_pcie/altera_pcie_a10_ed/example_design/a10ディレクトリーにあるもののみ有効です。