インテルのみ表示可能 — GUID: pvy1534365029123
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1. はじめに
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このドキュメントで提供している インテル® Stratix® 10EタイルPCBデザイン・ガイドラインは、PCBデザインに関する既存のアプリケーション・ノートを補足するものであり、矛盾する情報を提供するものではありません。インテルでは、次に一覧表示するアプリケーション・ノートを前もって読まれることをお勧めします。
- AN 766: デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン
- Transceiver Link Design Guidelines for High-Gbps Data Rate Transmission
- PCB Breakout Routing for High-Density Serial Channel Designs Beyond 10 Gbps
- PCB Stackup Design considerations for Intel FPGAs
上記のデザイン・ガイドラインは、特定のプラットフォームへの関連付けはされていません。つまり、上記のデザイン・ガイドラインでは、
- 特定のデザイン・パラメーター値の提供はしていません。例を示して、シグナル・インテグリティー (SI) デザイン方法論を説明しています。
- ユーザーは、最適化された材料、スタックアップ、その他の要素の選択をアプリケーションのニーズに基づいて自由に行うことができます。
Eタイル・プラットフォームのチャネルデザインには、シグナル・インテグリティー・シミュレーションが推奨されます。次の主要ポイントを理解して、シミュレーション・ターゲットに到達し、最適なデザインを達成するようにしてください。
- デザインマージンは、56Gbpsで実行するEタイルチャネルの場合、28 Gbps世代のマージンよりもはるかに小さくなります。これは、-9.5 dBの固有損失 (1/3 NRZ振幅) の追加によるものです。
- IEEE802.3などの工業規格団体では、合格/不合格の基準にチャネル確認方法であるChannel Operating Margin (COM) を指定済みです。
- インテルのIBIS-AMIモデルとそのユーザーガイドは、SIシミュレーション用です。シミュレーションに使用するのは、ユーザー独自のアプリケーションにおけるEタイルシリコンの電気的挙動です。
このアプリケーション・ノートでは、概ね56 Gbpsを使用してデータレートを記述します。これは、ベースラインがCommon Electrical Interface (CEI) で確立しているためです。ただし、実際のデータレートは最大57.8 Gbpsです。