AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドライン

ID 683262
日付 3/12/2019
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1. はじめに

更新対象:
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。
このドキュメントで提供している インテル® Stratix® 10EタイルPCBデザイン・ガイドラインは、PCBデザインに関する既存のアプリケーション・ノートを補足するものであり、矛盾する情報を提供するものではありません。インテルでは、次に一覧表示するアプリケーション・ノートを前もって読まれることをお勧めします。
上記のデザイン・ガイドラインは、特定のプラットフォームへの関連付けはされていません。つまり、上記のデザイン・ガイドラインでは、
  • 特定のデザイン・パラメーター値の提供はしていません。例を示して、シグナル・インテグリティー (SI) デザイン方法論を説明しています。
  • ユーザーは、最適化された材料、スタックアップ、その他の要素の選択をアプリケーションのニーズに基づいて自由に行うことができます。
Eタイル・プラットフォームのチャネルデザインには、シグナル・インテグリティー・シミュレーションが推奨されます。次の主要ポイントを理解して、シミュレーション・ターゲットに到達し、最適なデザインを達成するようにしてください。
  • デザインマージンは、56Gbpsで実行するEタイルチャネルの場合、28 Gbps世代のマージンよりもはるかに小さくなります。これは、-9.5 dBの固有損失 (1/3 NRZ振幅) の追加によるものです。
  • IEEE802.3などの工業規格団体では、合格/不合格の基準にチャネル確認方法であるChannel Operating Margin (COM) を指定済みです。
  • インテルのIBIS-AMIモデルとそのユーザーガイドは、SIシミュレーション用です。シミュレーションに使用するのは、ユーザー独自のアプリケーションにおけるEタイルシリコンの電気的挙動です。

このアプリケーション・ノートでは、概ね56 Gbpsを使用してデータレートを記述します。これは、ベースラインがCommon Electrical Interface (CEI) で確立しているためです。ただし、実際のデータレートは最大57.8 Gbpsです。