AN 826: インテル® Stratix® 10 GX FPGA開発ボードに向けた階層的なパーシャル・リコンフィグレーションのチュートリアル

ID 683327
日付 9/24/2018
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ドキュメント目次

インテル® Stratix® 10 GX FPGA開発ボードに向けた階層的パーシャル・リコンフィグレーションのチュートリアル

更新対象:
インテル® Quartus® Prime デザインスイート 18.1
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本アプリケーション・ノートでは、シンプルなデザインを階層的に部分的にリコンフィグレーションが可能なデザインに変換し、そのデザインを インテル® Stratix® 10 GX FPGA開発ボードで実装する方法について説明します。

階層的パーシャル・リコンフィグレーション (HPR) とは、従来のパーシャル・リコンフィグレーション (PR) を拡張したもので、あるPR領域を別のPR領域内に含めることができます。親パーティションと子パーティションの両方に対して複数のペルソナが作成可能です。子パーティションは、その親パーティション内にネスト化します。親パーティションをリコンフィグレーションしても、静的領域内の操作には影響しませんが、親領域の子パーティションはデフォルトの子パーティション・ペルソナで置き換えられます。この方法は、複数のファンクションが同じFPGAデバイスリソースをタイムシェアするシステムに有効です。

パーシャル・リコンフィグレーションは、フラットデザインに次の点で向上をもたらします。
  • ランタイムのデザイン・リコンフィグレーションが実行可能となります
  • デザインのスケーラビリティーを増大させます
  • システムのダウンタイムを低減します
  • デザインでの動的なタイム多重化機能をサポートします
  • ボードスペースを効率的に使用することでコストと消費電力を低減します

現行バージョンの インテル® Quartus® Prime プロ・エディション開発ソフトウェアは、パーシャル・リコンフィグレーションに向けて新しく簡略化されたコンパイルフローを導入しています。

このリファレンス・デザインの実装には、 インテル® Quartus® Prime FPGAの実装フローおよび主要な インテル® Quartus® Primeプロジェクト・ファイルについての基礎的な知識が必要となります。本チュートリアルでは、 インテル® Stratix® 10 GX FPGA開発ボードをベンチで、ワークステーションの PCIe* スロットの外側で使用しています。