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インテル® Quartus® Primeタイミング・アナライザー・クックブック
| 更新対象: |
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| インテル® Quartus® Prime デザインスイート 22.2 |
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このマニュアルでは、デザインシナリオ、タイミング制約のガイドライン、および手法を紹介します。それを活用して、 インテル® Quartus® Prime FPGAデザインのタイミング・パフォーマンスの最適化に役立てることができます。 このような手法を適用するには、 インテル® Quartus® Primeタイミング・アナライザーの基本的な知識と、 Synopsys* Design Constraints (SDC) に関する基本的な理解が必要です。