AN 847: デザインブロックを再利用したSignal Tapのチュートリアル: インテル® Arria® 10 FPGA開発ボード用

ID 683712
日付 5/07/2018
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ドキュメント目次

1. 概要

更新対象:
インテル® Quartus® Prime デザインスイート 18.0
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インテル® Quartus® Prime プロ・エディション開発ソフトウェアでサポートしているブロックベースのデザインフローの検証では、Signal Tapロジック・アナライザーを使用します。このチュートリアルでは、内部信号の検証を インテル® Quartus® Prime プロ・エディション開発ソフトウェアのデザインブロックの再利用フローに組み込む方法を説明します。

デザインブロックは、階層デザイン・インスタンスを構成するロジックです。ブロックベースのデザインフローでは、Incremental Block-Based Compilationを介してプロジェクト内のブロックを保持したり、Design Block Reuseを介して他のプロジェクトでデザインブロックを再利用したりできます。デザインブロックの保持または再利用には、そのブロックをデザイン・パーティションとして指定しなければなりません。

プロジェクトのセットアップに検証用デザインブロックの再利用フローを使用する場合、プランニングを行い、パーティション内のロジックとSignal Tapロジック・アナライザーの間で確実に通信が行われるようにすることが必要です。準備の手順は、コア・パーティションとルート・パーティションのどちらを再利用するかによって異なります。

このチュートリアルでは、デザインブロックの再利用に関する基本的な知識があることが前提になっています。再利用可能なブロックを使用したデザインについては、 ブロックベースのデザイン・ユーザーガイド : インテル® Quartus® Prime プロ・エディション を参照してください。デザインブロック再利用の手順については、 AN 839: Design Block Reuse Tutorial for インテル® Arria® 10 FPGA Development Board を参照してください。