インテルのみ表示可能 — GUID: jmg1521584504652
Ixiasoft
インテルのみ表示可能 — GUID: jmg1521584504652
Ixiasoft
1. 概要
更新対象: |
---|
インテル® Quartus® Prime デザインスイート 18.0 |
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ずこの翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。 |
デザインブロックは、階層デザイン・インスタンスを構成するロジックです。ブロックベースのデザインフローでは、Incremental Block-Based Compilationを介してプロジェクト内のブロックを保持したり、Design Block Reuseを介して他のプロジェクトでデザインブロックを再利用したりできます。デザインブロックの保持または再利用には、そのブロックをデザイン・パーティションとして指定しなければなりません。
プロジェクトのセットアップに検証用デザインブロックの再利用フローを使用する場合、プランニングを行い、パーティション内のロジックとSignal Tapロジック・アナライザーの間で確実に通信が行われるようにすることが必要です。準備の手順は、コア・パーティションとルート・パーティションのどちらを再利用するかによって異なります。
このチュートリアルでは、デザインブロックの再利用に関する基本的な知識があることが前提になっています。再利用可能なブロックを使用したデザインについては、 ブロックベースのデザイン・ユーザーガイド : インテル® Quartus® Prime プロ・エディション を参照してください。デザインブロック再利用の手順については、 AN 839: Design Block Reuse Tutorial for インテル® Arria® 10 FPGA Development Board を参照してください。