AN 775: インテルFPGAの初期I/OタイミングデータとI/Oエレメント遅延の生成

ID 683103
日付 12/09/2021
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1. インテルFPGAの初期I/Oタイミングデータの生成

更新対象:
インテル® Quartus® Prime デザインスイート 21.3
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このドキュメントでは、 インテル® Quartus® Prime開発ソフトウェアGUIまたはTclコマンドを使用したインテルFPGAデバイスの初期I/OタイミングデータおよびI/Oエレメント遅延情報の生成について説明します。

初期I/Oタイミングデータは、早期ピン・プランニングとPCBデザインに役立ちます。関連する次のタイミング・パラメーターの初期タイミングデータを生成して、I/O規格とピン配置を検討する際のデザイン・タイミング・バジェットを調整できます。

I/Oタイミング・パラメーター
タイミング・パラメーター 説明

Input setup time (tSU)

Input hold time (tH)

tSUおよびtHタイミング・パラメーター
tSU = 
input pin to input register data delay 
+ input register micro setup time 
- input pin to input register clock delay
tH = 
- input pin to input register data delay 
+ input register micro hold time 
+ input pin to input register clock delay

Clock to output delay (tCO)

tCOタイミング・パラメーター
tCO = 
+ clock pad to output register delay 
+ output register clock-to-output delay 
+ output register to output pin delay

初期I/Oタイミング情報の生成には、次の手順が含まれます。

図 1. I/Oタイミングデータの生成フロー