インテル コーポレーション（本社：米国カリフォルニア州サンタクララ）は、次世代の半導体製造技術の開発で画期的な成果を達成しました。インテルは、世界最先端の 65nm（ナノ・メートル）プロセス技術を用いて、5 億個以上のトランジスタを集積した、完全動作する 70M ビットの SRAM（Static Random Access Memory）を開発しました。ムーアの法則に従って、2 年ごとに新しいプロセス技術を開発するというインテルの取り組みにより、今回の成果が達成されました。

今回の新しい 65nm（1 ナノ・メートルは 1 メートルの 10 億分の 1）プロセス技術によるトランジスタのゲート（トランジスタの“オン”と“オフ”を切り替えるスイッチ）の長さは 35nm になり、現行の 90nm プロセス技術で製造されるトランジスタのゲート長に比べ、約 30% 小さくなります。これは例えると、100 個のゲートを並べても、人間の赤血球の直径以下になる計算です。

新しいプロセス技術により、半導体チップ 1 つに集積可能なトランジスタ数は増大し、将来、投入予定のマルチコア・プロセッサや、仮想化技術やセキュリティといった革新的な機能を搭載した将来のプロセッサを実現する上での基盤になります。加えてこの 65nm プロセス技術は、省電力や性能向上に関する斬新な機構も備えています。

インテル コーポレーション 上席副社長 兼 技術製造本部長 サンリン・チョウは、「インテルは、新しい革新的な半導体材料やプロセス技術、デバイス構造を用いることにより、微細化に伴う数々の課題を克服し続けています。インテルの 65nm プロセス技術は、業界をリードする集積度、性能、省電力機構を備え、より一層の機能や性能を持つ将来の半導体チップの開発を可能にします。65nm プロセス技術の開発は、2005 年の導入に向け順調に進捗しており、ムーアの法則の恩恵を今後も提供していくことができます」と述べています。

インテルは 2003 年 11 月、この 65nm プロセス技術を用いて 4M ビットの SRAM を開発しました。それ以来、インテルはこのプロセス技術を用いて、110 平方ミリメートルという小さいダイ面積で、完全動作する 70M ビットの SRAM を開発してきました。SRAM セルの微細化により、プロセッサに統合できるキャッシュの大容量化が可能になり、性能向上を図ることができます。SRAM セル 1 つの大きさは 0.57 平方ミクロンで、各セルに 6 個のトランジスタを搭載しています。すなわち、ボールペンの先端ほどの面積である 1 平方ミリメートルに、このトランジスタを約 1 千万個、集積することができます。

65nm プロセス技術で採用される新しい省電力機構

ムーアの法則によると、半導体に集積されるトランジスタ数は、2 年ごとに約 2 倍になり、この結果、多機能化や性能の向上、トランジスタ単価の低減を実現できます。一方、トランジスタの微細化に伴い、消費電力の増大や発熱の問題が生じます。このため微細化の進展には、新しい機構や技術、構造の導入が不可欠です。インテルは、65nm プロセス技術で複数の省電力機構を採用し、課題の解決に取り組んでいます。この省電力機構は、将来、電力効率に優れたコンピュータや通信機器を実現する上で重要になります。

インテルの先進的な歪みシリコン技術は、90nm プロセス技術で初めて採用され、65nm プロセス技術ではさらに強化されています。二世代目となる今回の歪みシリコン技術は、リーク電流を増大させることなく、トランジスタ性能を 10～15% 向上します。逆に、同等の性能で見た場合、65nm トランジスタのリーク電流は、90nm トランジスタに比べて 4 分の 1 に削減することができます。すなわち、65nm トランジスタは、発熱の増加につながるリーク電流を増大させることなく、性能を向上させることができます。

インテルの 65nm トランジスタはゲート長が 35nm に縮小し、ゲート酸化膜の厚さは 1.2nm です。このため、一層の性能の向上とゲート・キャパシタンスの低減を実現します。ゲート・キャパシタンスの低減は、最終的に半導体チップの動作電力を抑制します。またこのプロセスは、8 層の銅配線のインターコネクトと“low-k”絶縁材料を採用し、チップ内の信号スピードの向上とチップの消費電力の低減を実現します。

さらにインテルは、この 65nm の SRAM に“スリープ・トランジスタ”を実装しました。スリープ・トランジスタは、SRAM 内の利用されていない大容量ブロックへの電流を遮断する技術で、チップの消費電力を飛躍的に削減します。この技術は、ノートブック PC など、特に内蔵バッテリでの利用が多い機器に有用です。

チョウ副社長は、「インテルは半導体業界が直面している消費電力と発熱の課題に積極的に取り組んでいます。インテルは、システムからチップ、関連技術までを包含する、総合的なソリューションを開発しています。65nm プロセス技術には、これまでの延長線にない革新技術も採用されています」と述べています。

今回の 65nm プロセスの半導体チップは、65nm プロセスが開発された米国オレゴン州ヒルズボロにある 300 ミリ・ウエハの半導体量産開発施設（D1D）で製造されました。

この 65nm プロセス技術の技術論文は、12 月 12 日～15 日に米国カリフォルニア州サンフランシスコで開催される IEEE International Electron Devices Meeting で発表される予定です。インテルのシリコン技術の詳細は、http://www.intel.com/research/silicon (英語) で入手できます。

世界最大の半導体メーカであるインテル コーポレーションは、パソコン・ネットワーク / コミュニケーション製品の世界的なメーカでもあります。インテルの情報は、http://www.intel.com (英語) で入手できます。

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