R タイル PCIe ハード IP
R タイルは、エンドポイント (EP) 、ルートポート (RP) 、トランザクション・レイヤー・パケット (TLP) バイパスの各モードで、最大 5 x16 までの PCIe 構成をサポートする FPGA コンパニオン・タイルです。PCIe 3.0、4.0、5.0 構成に対応しています。R タイルは、SerDes アーキテクチャー・モードで、Interface for PCIe (PIPE) 5.1.1 により最大 16 の SerDes チャネルもサポートします。
R タイルは、インテル® Agilex™ I シリーズ・デバイスのコンパニオン・タイルとして機能します。
R タイル PCIe ハード IP
標準および仕様コンプライアンス
- PCIe 5.0 基本仕様 Rev.5.0, 1.0
- PIPE Serdes (SerDes モード) の仕様 5.1
- R タイル PCIe ハード IP は、2022年4月のワークショップで PCI-SIG コンプライアンス・テストに合格しています。PCI-SIG の インテグレーター・リストを参照してください。
機能
- ハード IP として実装された、トランザクション層、データリンク層、および物理層を含む完全なプロトコルスタックを含みます。
- PIPE モードをサポート
- リンク・ダウントレーニングで 1.0/2.0 構成に対応した PCIe 3.0/4.0/5.0 構成をネイティブにサポートしています。
- ルートポート (RP) およびエンドポイント (EP) モードをサポートします。
- TL バイパス・モードをサポートしており、UP ポートまたはダウンポート機能をファブリック・ベースの PCI スイッチ IP で作業することができます。
- さまざまなマルチリンク EP モード、RP モードを低帯域の x8、x4 コンフィグレーションでサポートします。
- 単一の仮想チャネルをサポート
- 512 バイトまでの最大ペイロードサイズ (MPS) をサポートします。
- 4,096 バイト (4KB) までの最大リード要求長 (MRRS) をサポートします。
- さまざまなクロッキング・モード (Common Reflect、Independent Refclks with / without Spread Spectrum (SRIS、SRNS)) をサポートします。
- PCIe 高度なエラーレポート
- D0 および D3 PCIe パワーステートをサポートします。
- FPGA 構成とユーザー・モードへの入力が完了する前に PCIe ハード IP のホストとの通信を可能にする自律型ハード IP モードをサポート。
- PCIe リンクによる FPGA コア構成 (CVP Init および CVP アップデート)
多機能およびバーチャライゼーション機能
- SR-IOV サポート (各エンドポイントで 8 PF、2K VF)
- Configuration Intercept Interface による VirtIO サポート
- Scalable I/O および Shared Virtual Memory (SVM) サポート (予定)
- Acess Control Service (ACS)
- Alternative Routing-ID Interpretation (ARI)
- Function Level Reset (FLR)
- TLP Processing Hint (TPH) のサポート
- Address Translation Services (ATS) のサポート
- Process Address Space ID (PasID)
ユーザー・インターフェイス機能
- Avalon ストリーミング・インターフェイス (Avalon-ST)。
- 別ヘッダー、データおよびプレフィックスを備えたユーザー・パケット・インターフェイス。
- いかなるサイクルにおいても最大 4 TLP の処理が可能なクアッド・セグメント・ユーザー・パケット・インターフェイス (x16 コアのみ)。
- エクステンデッド・タグをサポートします。
- 10 ビットのタグをサポートします (すべての機能を組み合わせて、最大 768 の未処理タグ (x16) / 512 の未処理タグ (x8/x4) を随時サポート)。
IP デバッグ機能
- 以下の機能を含むデバッグ・ツールキット:
- プロトコルおよびリンク・ステータス情報
- PMA レジスターアクセスと Eye View 能力を含む、基本的および高度なデバッグ機能
ドライバーサポート
- Linux デバイスドライバー
IP の品質指標
基本 |
|
---|---|
IP の初回リリース年 |
2021年 |
ステータス |
準備中 |
提供内容 |
|
製品に含まれるものは以下のとおりです。 デザインファイル (暗号化ソースコード、または合成後のネットリスト) タイミング制約および / またはレイアウト制約 ユーザーガイド |
Y Y Y |
IP に同梱されるその他の提供物 |
テストベンチ、デバッグ・ツールキット、デザイン例 |
エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI |
Y |
インテル® FPGA IP 評価モードのサポート |
Y |
ソース言語 |
Verilog |
テストベンチ言語 |
Verilog |
同梱ソフトウェア・ドライバー |
Y |
ドライバーがサポートする OS |
Linux |
導入 |
|
ユーザー・インターフェイス |
Avalon ストリーミング、Avalon メモリー・マップド |
IP-XACT メタデータ |
N |
検証 |
|
サポートされるシミュレーター |
QuestaSIM、VCS |
検証済みハードウェア |
インテル® Agilex™ I シリーズ |
業界標準のコンプライアンス・テストの実施 |
Y |
「あり」の場合、実施したテストの種類 |
PCI-SIG |
「あり」の場合、使用したインテル® FPGA デバイス |
インテル® Agilex™ I シリーズ |
「あり」の場合、実施日 |
2022年4月 |
「なし」の場合、今後の予定 |
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相互運用性 |
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IP における相互接続性テストの実施有無 |
N |
「あり」の場合、使用したインテル® FPGA デバイス |
|
相互接続性レポートの提供 |
Y |
関連情報
IP のご紹介
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テクニカルサポート
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